Ультра-низкое удельное сопротивление включения LDMOS с улучшенным двойным затвором и частичным P-зарытым слоем

Аннотация

Мы представляем латеральный двойно-диффузный MOS (LDMOS) транзистор, достигающий беспрецедентного удельного сопротивления включения (R_on,sp) 8,5 мОм·мм² при обеспечении 43 В пробойного напряжения (BV). Устройство включает улучшенную двухзатворную архитектуру, образованную высоколегированным N-зарытым слоем под P-колодцем, и стратегически спроектированный частичный P-зарытый слой под N-дрифтовым регионом. Эти инновации снижают канальное сопротивление (R_c) и смягчают пики вертикального электрического поля соответственно, давая 37 % улучшение удельного сопротивления включения относительно наших предыдущих конструкций. Аналитическая модель удельного сопротивления включения и детальные симуляционные данные подтверждают компромисс между R_on,sp и BV, направляя оптимизацию легирования и геометрии слоев.

Введение

Современные аналоговые мощные ИС требуют транзисторов с низким сопротивлением включения и высоким пробойным напряжением. Для LDMOS устройств дрифтовый регион традиционно доминирует в компромиссе сопротивление-напряжение. В нашей предыдущей работе был представлен LDMOS с ультра-мелкой траншейной изоляцией (USTI), оптимизирующий глубину и угол угла для превосходной производительности. Однако в низковольтных режимах канальное сопротивление становится значительным вкладчиком в R_on,sp, что требует новых проектных стратегий, нацеленных на оба дрифтового и канального регионов.

Метод

Мы разработали LDMOS с улучшенным двойным затвором и частичным P-зарытым слоем. Физика устройства моделировалась с использованием пакетов симуляции IMPACT.I, BGN, CONMOB, FLDMOB, SRH и SRFMOB. Аналитическая структура удельного сопротивления включения была выведена для разделения вкладов дрифтового и канального сопротивлений, направляя системную оптимизацию N-зарытого и частичного P-зарытого слоев для минимального R_on,sp и максимального BV.

Результаты и обсуждение

Рис. 1a иллюстрирует поперечный сечение предлагаемого устройства, выделяя двухзатворную структуру (траншейный затвор + N-зарытый слой) и частичный P-зарытый слой под дрифтовым регионом. N-зарытый слой обеспечивает низкосопротивленный путь под P-колодцем, существенно снижая R_c, в то время как частичный P-зарытый слой расширяет обедненную область и подавляет пиковые электрические поля, тем самым повышая BV. Ключевые размерные параметры суммированы в Таблице 1.

Рис. 1b изображает эквивалентную модель удельного сопротивления включения, где общее сопротивление включения является последовательной суммой дрифтового сопротивления (R_d) и канального сопротивления (R_c). В канале поверхностно-затворный и траншейно-затворный пути параллельны, давая R_c = (R_chs + R_acc) || (R_cht + R_nb). Снижение R_nb через высоколегированный N-зарытый слой напрямую уменьшает R_c без влияния на другие метрики производительности. Дрифтовое сопротивление минимизировалось включением частичного P-зарытого слоя, используя эффект RESURF, как демонстрировалось в нашем раннем исследовании.

Рис. 2 показывает зависимость R_c от концентрации легирования N-зарытого слоя (N_nb) для однозатворной и двухзатворной конфигураций. Двухзатворная структура дает 34 % снижение R_c при N_nb = 5,5×10¹⁶ см⁻³. Дальнейшее легирование непрерывно увеличивает R_c до пробоя на ≈1,05×10¹⁷ см⁻³. Аналитическая модель близко согласуется с симуляцией, подтверждая ее использование для оптимизации дизайна.

Рис. 3a исследует влияние N_nb на BV для различных уровней легирования P-колодца (N_pwell). BV остается стабильным при низком N_nb, но снижается при инициации пробоя. Легирование P-колодца 2×10¹⁷ см⁻³ выбрано для баланса порогового напряжения и пробойной производительности. Рис. 3b визуализирует профиль плотности тока при пробое, подтверждая отсутствие пробоя для выбранных параметров.

Для дальнейшего снижения дрифтового сопротивления при сохранении высокого BV, частичный P-зарытый слой (ΔL_pb) вводится под N-дрифтовым регионом. Рис. 4a демонстрирует, что ΔL_pb 0,1 мкм и легирование 1×10¹⁷ см⁻³ дают пиковое BV 43 В. Эквипотенциальный контур в конфигурации частичного P-зарытого слоя расширяется глубже в подложку, снижая пиковые электрические поля на интерфейсе N-дрифт/P-зарытый (рис. 4b). Этот дизайн-сдвиг облегчает вертикальное полевое напряжение и способствует зарядовому балансу.

Анализ зарядового баланса (рис. 5a) указывает, что оптимальное N_pb 1×10¹⁷ см⁻³ в паре с N-дрифтовым легированием 5,5×10¹⁶ см⁻³ достигает целевого BV > 40 В при сохранении низкого R_on,sp. Рис. 5b подчеркивает влияние толщины STI (T_sti); толщина 0,3 мкм дает BV 43 В и смягчает пики полей под краем поли-филд-платы.

Рис. 6 сравнивает предлагаемый LDMOS с существующими Bipolar-CMOS-DMOS (BCD) технологиями. Дизайн использует тот же набор масок для N-зарытого и P-колодца слоев, обеспечивая совместимость с нашим проверенным BCD процессным потоком. По сравнению с нашим ранним LDMOS (8,5 мОм·мм² против 13,3 мОм·мм²), новая структура достигает 37 % снижения удельного сопротивления включения при обеспечении 43 В BV.

Заключение

Мы представили LDMOS транзистор, который одновременно снижает канальное сопротивление через высоколегированный N-зарытый слой и повышает пробойное напряжение через частичный P-зарытый слой. Полученное устройство достигает 8,5 мОм·мм² удельного сопротивления включения при 43 В BV, представляя 37 % улучшение над предыдущей работой. Производственный поток полностью совместим с существующими BCD процессами, позволяя немедленную интеграцию в передовые аналоговые мощные ИС. По мере дальнейшего уменьшения полупроводниковых размеров, дальнейшие снижения R_on,sp могут быть достигнуты путем сокращения длины канала при сохранении продемонстрированных архитектурных преимуществ.

Аббревиатуры

BCD

Bipolar-CMOS-DMOS

BV

Пробойное напряжение

LDMOS

Латеральный двойно-диффузный металл-оксид-полупроводник транзистор

RESURF

Уменьшение поверхностного поля

R_on,sp

Удельное сопротивление включения

USTI

Ультра-мелкая траншейная изоляция