Пошаговое руководство: создание мигающего светодиода на FPGA Часть 1: Проектирование на VHDL или Verilog В этом уроке вы научитесь писать код на VHDL и Verilog для управления светодиодом с настраиваемой частотой. Выбирайте язык, который лучше подходит вашему рабочему процессу. При написании HDL-ко

В этой статье я представлю VHDL-модуль, который может отображать двузначное число на Pmod SSD: семисегментном дисплее от Digilent. Двойной 7-сегментный дисплей совместим с интерфейсом Pmod, что означает, что вы можете использовать его без какой-либо пайки. Он вставляется в Pmod-разъем, который станд

* В данной статье содержится рекламная ссылка на VPS UpCloud Непрерывная доставка и непрерывная интеграция — это гибкие методологии разработки ПО, сокращающие время цикла между изменением кода и развертыванием. Используя автоматизацию для верификации изменений кода и сборки релизных файлов, команды

Как увидеть переменные VHDL на волне симуляцииModelSim умеет показывать переменные VHDL во время симуляции, но делает это неочевидно. В окне Objects переменные никогда не отображаются.Окно Objects ModelSim — переменные отсутствуютПеременные включаются через отображение процессов. Правый клик на диза

Учебник — Использование ModelSim для симуляции, для начинающихModelSim — программа от Mentor Graphics для симуляции VHDL и Verilog проектов. Наиболее широко используемый симулятор в бизнесе и образовании. Учебник объясняет, почему симуляция важна, и показывает, как бесплатно получить ModelSim Studen

Учебник — Введение в VHDLVHDL — страшный акроним. Он означает VHSIC Hardware Description Language. Акроним внутри акронима, потрясающе! VHSIC расшифровывается как Very High Speed Integrated Circuit. Таким образом, полное расширение VHDL: Very High Speed Integrated Circuit Hardware Description Langua

VHDL (VHSIC Hardware Description Language) — специализированный компьютерный язык для моделирования, проектирования и верификации цифровых интегральных схем. В отличие от языков общего назначения, таких как Java или C++, VHDL не предназначен для создания программного обеспечения; он описывает структ

VHDL и проектирование FPGA могут показаться дорогими, но студенты могут получить доступ к передовым инструментам бесплатно. Ниже приведена пошаговая инструкция по установке двух самых надежных инструментов VHDL — промышленного стандарта симулятора и легкого бесплатного редактора — чтобы вы могли сра

При изучении нового языка вывод простого сообщения — классическая проверка. Успешный вывод «Hello World!» подтверждает, что среда настроена правильно, и дает представление о базовом синтаксисе языка. VHDL — язык описания аппаратуры, а не традиционный язык программирования, поэтому может показаться н

В предыдущем уроке мы сравнили процесс VHDL с потоком программы и представили оператор wait;, который приостанавливает процесс бесконечно. Но что, если процесс должен приостановиться на определенную длительность? Удаление wait; полностью вызывает ошибку компиляции, потому что каждый процесс VHDL — э

В предыдущем уроке мы рассмотрели задержки времени с оператором wait for и циклы процессов. Теперь сфокусируемся на базовой конструкции VHDL, позволяющей выполнить код один раз, а затем повторять блок до выполнения конкретного условия: оператор loop. Хотя процесс может работать бесконечно, часто нуж

В предыдущем уроке мы изучали создание бесконечного цикла с помощью оператора loop и выхода из него с помощью exit. А что, если цикл должен выполняться определенное число раз? For-цикл — самое простое решение. For-цикл итерируется по фиксированному диапазону целых чисел или перечисляемых значений. Т

Продолжая изучение циклов for, этот урок погружается в цикл while — мощную конструкцию, позволяющую управлять итерациями на основе динамических условий, а не заранее заданного диапазона. Цикл while выполняет свое тело многократно, пока указанное условие остается true. Это делает его идеальным для сц

Проверьте свои знания VHDL — Интерактивный тест, часть 1 Поздравляем с завершением первой главы серии базовых уроков VHDL! Проверьте свои знания с этим тестом. Каждый вопрос разработан для закрепления ключевых концепций и оценки вашего прогресса на пути к экспертизе в VHDL. 1. Что не так с этим пр

В предыдущем уроке мы изучали объявление переменной внутри процесса. Переменные идеальны для локальной алгоритмической работы, но невидимы за пределами этого процесса. Когда нужно разделить значение с другими частями проекта, используется сигнал. Сигналы объявляются в декларативной области архитекту

В предыдущем уроке мы исследовали различия между сигналами и переменными в VHDL, подчеркивая, что сигналы имеют более широкую область видимости, чем переменные, ограниченные одним процессом. Следующий логический вопрос — как координировать несколько процессов с помощью сигналов. Помимо знакомых wait

В предыдущем уроке мы использовали условное выражение с оператором Wait Until для запуска процесса только при совпадении двух счетчиков. Но что, если программа должна выполнять разные действия в зависимости от изменяющихся входных данных? Конструкция If-Then-Elsif-Else позволяет ветвить логику. В за

В производственном VHDL процессы обычно управляются списком чувствительности, а не операторами wait. Список чувствительности перечисляет все сигналы, изменение которых должно пробудить процесс. Хотя wait on и wait until удобны для симуляции, они редко используются в синтезируемом RTL. При синтезе о

В VHDL тип std_logic — краеугольный камень для представления одного бита на физическом проводе. В отличие от простого типа integer, использованного в более ранних уроках, std_logic предлагает более богатый набор значений, моделирующих поведение реальных цифровых сигналов более точно. Хотя цифровой в

Тип std_logic_vector — это стандарт VHDL для определения сигнальных шин. В то время как std_logic моделирует состояние одного провода, std_logic_vector расширяет это до массива проводов, позволяя представлять многобитные шины. В отличие от однобитового std_logic, std_logic_vector — это составной тип