Освоение циклов While в VHDL: динамическое управление итерациями

Продолжая изучение циклов for, этот урок погружается в цикл while — мощную конструкцию, позволяющую управлять итерациями на основе динамических условий, а не заранее заданного диапазона.

Цикл while выполняет свое тело многократно, пока указанное условие остается true. Это делает его идеальным для сценариев, где количество итераций зависит от данных во время выполнения или сложной логики.

Этот пост входит в серию базовых уроков VHDL.

Синтаксис

while <condition> loop -- тело цикла end loop;

Условие <condition> должно вычисляться в булевское значение. Оно может быть простым сравнением или более сложным выражением. Условие проверяется перед каждой итерацией, гарантируя, что цикл продолжается только пока оно истинно.

Примеры условий

• i < 10 — истинно, пока i меньше 10.
• i /= 10 — истинно, пока i не равно 10.
• i >= 0 and i < 2**8 — истинно для значений от 0 до 255.

Операторы отношения

Логические операторы

Упражнение

Посмотрите видеоурок ниже, чтобы увидеть, как переменная управляет циклом while на практике:

Пример кода

entity T05_WhileLoopTb is end entity; architecture sim of T05_WhileLoopTb is begin process is variable i : integer := 0; begin while i < 10 loop report "i=" & integer'image(i); i := i + 2; end loop; wait; end process; end architecture;

Вывод симулятора

VSIM 2> run # ** Note: i=0 # Time: 0 ns Iteration: 0 Instance: /t05_whilelooptb # ** Note: i=2 # Time: 0 ns Iteration: 0 Instance: /t05_whilelooptb # ** Note: i=4 # Time: 0 ns Iteration: 0 Instance: /t05_whilelooptb # ** Note: i=6 # Time: 0 ns Iteration: 0 Instance: /t05_whilelooptb # ** Note: i=8 # Time: 0 ns Iteration: 0 Instance: /t05_whilelooptb

Анализ

Мы инициализируем i значением 0 и используем i < 10 как условие цикла. Поскольку цикл увеличивает i на 2 каждый проход, последнее выведенное значение — 8. На следующем проходе условие становится ложным (10 не меньше 10), и цикл завершается. Последующий wait; приостанавливает процесс бесконечно, что является распространенным паттерном для тестбенчей.

Ключевые выводы

• Цикл while выполняется, пока его условие остается true.
• Условие оценивается перед каждой итерацией.
• Переменные могут быть объявлены внутри процесса и обновляться внутри цикла.

Пройдите Базовый тест VHDL — часть 1 или перейдите к следующему уроку.