Освоение конструкций Loop и Exit в VHDL: практическое руководство

В предыдущем уроке мы рассмотрели задержки времени с оператором wait for и циклы процессов. Теперь сфокусируемся на базовой конструкции VHDL, позволяющей выполнить код один раз, а затем повторять блок до выполнения конкретного условия: оператор loop.

Хотя процесс может работать бесконечно, часто нужен контролируемый цикл, из которого можно выйти корректно. Оператор loop в VHDL — простейшая форма такой конструкции, и он завершается только при встрече exit.

Синтаксис простого цикла

loop -- операторы end loop;

Каждый exit прерывает самый внутренний цикл, в котором он находится, и может появляться в любом типе цикла.

Упражнение

Этот урок демонстрирует построение базового цикла и выход из него после одной итерации.

Пример кода

 entity T03_LoopTb is end entity; architecture sim of T03_LoopTb is begin process is begin report "Hello!"; loop report "Peekaboo!"; exit; -- Выход после первой итерации end loop; report "Goodbye!"; wait; -- Приостановить процесс бесконечно end process; end architecture; 

Вывод симуляции (ModelSim)

VSIM 2> run # ** Note: Hello! # Time: 0 ns Iteration: 0 Instance: /t03_looptb # ** Note: Peekaboo! # Time: 0 ns Iteration: 0 Instance: /t03_looptb # ** Note: Goodbye! # Time: 0 ns Iteration: 0 Instance: /t03_looptb 

Консоль показывает, что все сообщения происходят в 0 нс, подтверждая, что операторы, кроме wait, не потребляют симуляционное время. Оператор exit останавливает цикл после одной итерации, после чего процесс достигает финального wait и остается бездействующим.

Анализ

По меткам времени виден точный порядок выполнения: report "Hello!" → report "Peekaboo!" → exit → report "Goodbye!". Этот пример демонстрирует использование loop и exit для управления потоком без сложных конечных автоматов.

Ключевые выводы

• loop создает бесконечный цикл, выполняемый до вызова exit.
• exit немедленно завершает текущий цикл, независимо от уровня вложенности.

Перейти к следующему уроку »