В подавляющем большинстве проектов VHDL используется логика синхронизации. , также известный как синхронная логика или последовательная логика . Синхронизированный процесс запускается только главным тактовым сигналом, а не при изменении любого другого входного сигнала. Основным строительным блоком

Проверьте свой прогресс с помощью этой викторины VHDL после прохождения учебных пособий 12–17 из серии базовых учебных пособий по VHDL! Какое утверждение о знаковом типе верно? Они могут представляют более высокие значения, чем беззнаковые типы Если крайний левый бит равен 1, значение должно

В предыдущих уроках мы использовали wait for оператор для задержки времени в моделировании. А как же производственные модули? wait for оператор не может быть использован для этого. Это работает только в моделировании, потому что мы не можем просто сказать электронам в цепи остановиться на заданное в

Процедура — это тип подпрограммы в VHDL, которая помогает избежать повторения кода. Иногда возникает необходимость выполнить одинаковые операции в нескольких местах по всей конструкции. Хотя создание модуля может быть излишним для мелких операций, часто вам нужна процедура. Процедуры могут быть объ

Конечный автомат (FSM) — это механизм, выходные данные которого зависят не только от текущего состояния ввода, но и от прошлых входных и выходных значений. Всякий раз, когда вам нужно создать какой-то зависящий от времени алгоритм на VHDL или если вы сталкиваетесь с проблемой реализации компьютерно

Функции — это подпрограммы на VHDL, которые можно использовать для реализации часто используемых алгоритмов. Функция принимает ноль или более входных значений и всегда возвращает значение. В дополнение к возвращаемому значению функция отличается от процедуры тем, что она не может содержать операторы

Нечистая функция может читать или записывать любой сигнал в пределах своей области действия, даже те, которых нет в списке параметров. Мы говорим, что функция имеет побочные эффекты . Под побочными эффектами мы подразумеваем, что не гарантируется, что функция будет возвращать одно и то же значение

Можно управлять внешними сигналами из процедуры. Пока сигнал находится в рамках процедуры, к нему можно получить доступ для чтения или записи, даже если он не указан в списке параметров. Процедуры, объявленные в декларативной области архитектуры, не могут управлять никакими внешними сигналами. Это

Проверьте свои успехи с помощью этой викторины VHDL после прохождения части 4 из серии основных учебных пособий по VHDL! Как мы измеряем в реальном времени в VHDL? С помощью оператор ждать 1 нс По подсчету тактовые периоды Путем использования задержка распространения Правильный! Неправильны

Связный список — это динамическая структура данных. Связный список можно использовать, когда общее количество элементов заранее неизвестно. Он увеличивается и уменьшается в памяти в зависимости от количества содержащихся в нем элементов. Связные списки удобнее всего реализовать с помощью классов в

Самопроверяющийся тестовый стенд — это программа VHDL, которая проверяет правильность тестируемого устройства (DUT), не полагаясь на то, что оператор вручную проверит выходные данные. Тестовый стенд с самопроверкой работает полностью самостоятельно и в конце выводит сообщение «ОК» или «Не удалось».

Интерактивный испытательный стенд — это установка симулятора, при которой ввод данных в тестируемое устройство (ИУ) осуществляется оператором во время работы испытательного стенда. Чаще всего это будет означать, что вы вводите команды в консоли симулятора, чтобы предоставить тестируемому устройству

Циклические буферы — популярные конструкции для создания очередей в последовательных языках программирования, но они также могут быть реализованы аппаратно. В этой статье мы создадим кольцевой буфер на VHDL для реализации FIFO в блочной оперативной памяти. При реализации FIFO вам придется принять м

Ограниченная случайная проверка — это стратегия тестового стенда, основанная на генерации псевдослучайных транзакций для тестируемого устройства (DUT). Цель состоит в том, чтобы обеспечить функциональный охват ряда предопределенных событий за счет случайного взаимодействия с тестируемым устройством.

Я рад сообщить, что курс VHDL и FPGA, над которым я работал последние шесть месяцев, начинает завершаться. В настоящее время курс находится в стадии бета-тестирования, и я планирую запустить его впервые этой осенью. Для кого предназначен курс FPGA? Курс FPGA предназначен для разработчиков, знакомых

Меня немного раздражали особенности интерфейса AXI, когда мне впервые пришлось создавать логику для интерфейса модуля AXI. Вместо обычных управляющих сигналов «занят/действителен», «полный/действителен» или «пустой/действителен» интерфейс AXI использует два управляющих сигнала с именами «готов» и «д

Удобный способ заполнить блочную ОЗУ начальными значениями — прочитать двоичные или шестнадцатеричные литералы из файла ASCII. Это также хороший способ создать ПЗУ (постоянную память) на VHDL. В конце концов, ОЗУ и ПЗУ в ПЛИС — это одно и то же, ПЗУ — это ОЗУ, из которого вы только читаете. В приме

Чтение значений сигнала из файла — это альтернативный способ создания стимулов для тестируемого устройства (DUT). Последовательность тестового стенда и синхронизация жестко запрограммированы в файле стимула, который считывается тестовым стендом VHDL построчно. Это позволяет вам легко изменить шаблон

Преобразование файла изображения в формат растрового изображения обеспечивает самый простой способ чтения изображения с использованием VHDL. Поддержка формата файлов растровых графических изображений BMP встроена в операционную систему Microsoft Windows. Это делает BMP подходящим форматом изображени

Это видео представляет собой вводную презентацию о FPGA и технологии программируемой логики. Я выступил с этим 45-минутным докладом на мероприятии, организованном 7 Peaks Software в Бангкоке, Таиланд, 19 ноября 2019 года. Основные моменты презентации включают: 05:07 Кто использует ПЛИС? 09:06 Что