Продвинутый тест по владению VHDL — Часть 3

Завершите уроки 12-17 серии базовых уроков VHDL и проверьте свои знания с этим целевым тестом.

Вопрос 1: Какое утверждение верно о типе signed?

• Правильный ответ: Если самый левый бит равен '1', значение должно быть отрицательным
• Они могут представлять более высокие значения, чем беззнаковые типы
• Переполнение — это ошибка времени выполнения

Пояснение: В дополнительном коде (two's complement) старший бит — знаковый: 1 означает отрицательное число.

Вопрос 2: Что эквивалентно этому параллельному процессу?

• Правильный ответ:
• 
• 
• 

Пояснение: Параллельный оператор присваивания сигнала эквивалентен процессу со списком чувствительности, содержащим все сигналы справа от присваивания.

Вопрос 3: Какое значение будет у Output после выполнения этого кода?

• Правильный ответ: "0001"
• "0000"
• "UUUU"
• "XXXX"

Пояснение: После сброса и последовательных присваиваний результат будет 0001.

Вопрос 4: Что верно об объявлении порта?

• Правильный ответ: Объявление порта специфицирует интерфейс модуля с внешним миром
• Порт используется только для целей верификации
• Порт может содержать как сигналы, так и переменные

Пояснение: Порт сущности определяет её интерфейс — входы, выходы и двунаправленные сигналы.

Вопрос 5: Как значения, переданные через generic map, появятся в модуле?

• Правильный ответ: Как константы
• Как переменные
• Как опциональные сигналы со значением по умолчанию

Пояснение: Обобщенные параметры (generics) в VHDL ведут себя как константы внутри модуля.

Вопрос 6: Что означает «время установки» (setup time) для триггера?

• Правильный ответ: Количество времени, в течение которого вход данных должен оставаться стабильным до прихода активного фронта тактового сигнала
• Количество времени до реакции выхода на изменение входа
• Минимальное количество времени, в течение которого сброс должен удерживаться активным

Пояснение: Setup time — это минимальное время стабильности данных перед активным фронтом такта.

Вопрос 7: Почему мы обычно не думаем о времени установки и удержания при проектировании на VHDL?

• Правильный ответ: Потому что время установки и удержания внутри чипа обрабатывается автоматически для нас программным обеспечением
• Потому что это не важно, что происходит при нарушении setup/hold
• Потому что базовая технология настолько быстра, что setup/hold time не проблема

Пояснение: Инструменты синтеза и P&R автоматически обеспечивают соблюдение таймингов setup/hold при размещении и маршрутизации.

Поделитесь тестом, чтобы показать свои результаты!

Базовый тест VHDL — часть 3: Я получил %%score%% из %%total%% правильно