Введение в VHDL: создание вашего первого И-шлюза

VHDL (Very High Speed Integrated Circuit Hardware Description Language) — один из двух основных языков описания аппаратуры, используемых для проектирования ПЛИС и ASIC. Хотя он может показаться многословным по сравнению с языками программирования, его синтаксис точен и разработан для описания цифровой логики на очень высоком уровне абстракции.

Прежде чем погрузиться в код VHDL, полезно понять контекст его использования. ПЛИС (Field-Programmable Gate Arrays) и ASIC (Application-Specific Integrated Circuits) — строительные блоки современных цифровых систем, от потребительской электроники до аэрокосмических приложений. VHDL и его аналог Verilog предоставляют текстовые средства для описания поведения и структуры этих схем.

В этом уроке мы пройдемся через создание простого И-шлюза (AND gate) в VHDL. И-шлюз принимает два бинарных входа и выдает единственный выход, который высок только тогда, когда оба входа высоки.

Определение сигналов и операций

Основная концепция в VHDL — сигнал, который представляет провод или элемент хранения, способный удерживать значение. Сигнал может быть объявлен с типом std_logic, который является наиболее распространенным типом для бинарных сигналов. Вот минимальный пример объявления операции И-шлюза:

signal and_gate : std_logic; and_gate <= input_1 and input_2;

Первая строка объявляет сигнал с именем and_gate. Вторая строка присваивает этому сигналу логическое И от input_1 и input_2. Оператор <= — это оператор присваивания сигнала в VHDL, а ключевое слово and — зарезервированный оператор для логической конъюнкции.

Создание сущности (Entity)

Все файлы VHDL выставляют сущность верхнего уровня, определяющую внешний интерфейс дизайна. Для И-шлюза сущность перечисляет два входных порта и один выходной:

entity example_and is port ( input_1 : in std_logic; input_2 : in std_logic; and_result : out std_logic ); end example_and;

Каждый порт указывает направление (in или out) и свой тип (std_logic).

Определение архитектуры

Архитектура содержит внутреннее поведение сущности. Она может объявлять дополнительные внутренние сигналы и комбинационную логику, управляющую выходами. Типичная архитектура для нашего И-шлюза выглядит так:

architecture rtl of example_and is signal and_gate : std_logic; begin and_gate <= input_1 and input_2; and_result <= and_gate; end rtl;

Внутри архитектуры все внутренние сигналы объявляются между ключевыми словами is и begin. Исполняемые операторы, управляющие сигналами, появляются между begin и end.

Подключение стандартных библиотек

В начале каждого файла VHDL вы должны ссылаться на стандартную библиотеку IEEE, определяющую тип std_logic:

library ieee; use ieee.std_logic_1164.all;

Эти две строки вводят необходимые типы и операторы в область видимости для остальной части файла.

Полный пример

Ниже приведен полный исходный код VHDL для двухвходового И-шлюза. Скопируйте это в ваш редактор VHDL и симулируйте или синтезируйте, чтобы подтвердить поведение.

library ieee; use ieee.std_logic_1164.all; entity example_and is port ( input_1 : in std_logic; input_2 : in std_logic; and_result : out std_logic ); end example_and; architecture rtl of example_and is signal and_gate : std_logic; begin and_gate <= input_1 and input_2; and_result <= and_gate; end rtl;

Хотя код может показаться многословным по сравнению с обычными языками программирования, этот уровень явности необходим для надежного синтеза и симуляции оборудования. По мере накопления опыта вы обнаружите сокращения и абстракции, которые уменьшают повторения, сохраняя ясность.

С этой базой вы готовы исследовать более сложные схемы, узнать о параллельных операторах и интегрировать VHDL-дизайны в более крупные проекты ПЛИС или ASIC.