Освоение std_logic в VHDL: состояния, разрешение и анализ волновой формы

В VHDL тип std_logic — краеугольный камень для представления одного бита на физическом проводе. В отличие от простого типа integer, использованного в более ранних уроках, std_logic предлагает более богатый набор значений, моделирующих поведение реальных цифровых сигналов более точно.

Хотя цифровой вывод обычно несет либо логическую единицу ('1'), либо логический ноль ('0'), физический сигнал может также появляться в состоянии высокого импеданса, слабом или неопределенном состоянии. Тип std_logic захватывает все эти возможности, делая его самым часто используемым типом в VHDL-дизайне.

Эта статья является частью серии базовых уроков VHDL.

Ниже приведен полный список значений, которые может принимать сигнал std_logic:

В большинстве уроков мы сфокусируемся на основных значениях '1' и '0', и иногда 'U' и 'X' для выявления ошибок дизайна. Остальные состояния — продвинутые функции, полезные для моделирования протоколов вроде I²C или создания тристайтовых шин.

Когда несколько процессов управляют одним и тем же сигналом std_logic, язык использует функцию разрешения (resolution function) для определения результирующего значения. Этот механизм предотвращает ошибки компиляции или времени выполнения в симуляциях и определяется таблицей разрешения, показанной ниже.

Упражнение

Это видео-урок демонстрирует, как объявлять сигналы std_logic и визуализировать их в волновой форме симуляции.

Итоговый VHDL-код, полученный в этом упражнении, показан ниже:

library ieee; use ieee.std_logic_1164.all; entity T10_StdLogicTb is end entity; architecture sim of T10_StdLogicTb is signal Signal1 : std_logic := '0'; signal Signal2 : std_logic; signal Signal3 : std_logic; begin process is begin wait for 10 ns; Signal1 <= not Signal1; end process; -- Driver A process is begin Signal2 <= 'Z'; Signal3 <= '0'; wait; end process; -- Driver B process(Signal1) is begin if Signal1 = '0' then Signal2 <= 'Z'; Signal3 <= 'Z'; else Signal2 <= '1'; Signal3 <= '1'; end if; end process; end architecture; 

Окно волновой формы в ModelSim после нажатия run и увеличения временной шкалы:

Волновая форма с курсором, помещенным на другую часть повторяющегося цикла сигнала:

Анализ

Это упражнение иллюстрирует функцию разрешения VHDL в действии. Инспектируя волновую форму вместо доверия только к текстовому выводу, мы получаем более четкое представление о том, как множественные драйверы взаимодействуют на сигнале std_logic.

Signal1 переключается единственным процессом, поэтому его значение чередуется чисто между '0' и '1'. Сигналы, управляемые и драйвером A, и драйвером B, разрешаются согласно таблице, показанной ранее.

Выводы

• std_logic — самый широко используемый VHDL-тип для однобитных сигналов.
• Думайте о сигнале std_logic как о физическом проводе, несущем цифровое значение.
• Когда несколько процессов управляют одним и тем же сигналом std_logic, функция разрешения определяет итоговое значение.

Переходите к следующему уроку »