80 дБ динамический диапазон, 100 МГц полоса пропускания непрерывный-по-времени ΔΣ-модулятор на тактовой частоте 2,4 ГГц

Аннотация

Полоса пропускания ΔΣ-модулятора ограничена тактовой частотой из-за требования коэффициента передискретизации. По мере быстрого развития наномасштабных CMOS-процессов становится возможным проектирование непрерывных-по-времени ΔΣ-модуляторов с широкой полосой пропускания и высоким динамическим диапазоном для высокочастотных приложений. Эта работа предлагает 3-го порядка 4-битный непрерывный-по-времени ΔΣ-модулятор с одноконтурной прямой топологией. Этот модулятор спроектирован в 40-нм CMOS-процессе и достигает 80 дБ динамического диапазона и 100 МГц полосы пропускания на тактовой частоте 2,4 ГГц. Модулятор потребляет 69,7 мВт от источника питания 1,2 В.

Введение

Под влиянием растущих требований в приложениях беспроводной связи, таких как стандарты сотовой связи, аналого-цифровые преобразователи (ADC) быстро эволюционируют для поддержки более высокой полосы пропускания сигнала (BW) и динамического диапазона (DR). Требование к BW в стандарте связи Long-Term-Evolution Advanced (LTE-A) выросло до 100 МГц. Найквистовыми ADC, обычно конвейерными ADC [1, 2], использовали в макробазовых станциях для их высокой BW. Однако незаменимые входные буферы для управления термически-шумоограниченными коммутируемыми входными конденсаторами и антиалиасинговыми фильтрами вызывают значительное потребление энергии и сложность проектирования. Кроме того, тот факт, что конвейерные ADC полагаются на точный межкаскадный коэффициент усиления, который определяет высокий коэффициент усиления широкополосный остаточный усилитель и технологию калибровки, приводит к сложности и рассеиванию мощности. ΔΣ ADC известны своей высокой производительностью и энергоэффективностью, используя технологию передискретизации и формирования шума. Однако требование коэффициентов передискретизации (OSR), которое обычно превышает 16 [3-6], определяет частоту дискретизации выше ГГц. Недавно ΔΣ ADC, превышающие 50 МГц BW, предлагались с использованием наномасштабных CMOS-процессов, которые позволяют многогигагерцовые тактовые частоты. Ранее высокочастотные ΔΣ ADC обычно использовали непрерывные-по-времени (CT) реализации [3-9] вместо дискретных-по-времени (DT) реализаций. Последняя реализуется коммутируемыми конденсаторными схемами, и ее точность полагается на согласование конденсаторов, что означает робастную работу при вариациях процесса. Кроме того, обеспечивается превосходная иммунность к джиттеру тактового сигнала, поскольку временные константы конденсаторов и коммутаторов достаточно малы. Однако, поскольку операция дискретизации выполняется перед модулятором, необходим антиалиасинговый фильтр. С другой стороны, из-за требования установки для обеспечения стабильности в каскадах, операционные усилители в DT модуляторах реализуются с более широкой полосой единства усиления (UGBW), чем в CT модуляторах. В резюме, DT модуляторы могут обеспечивать высокую точность, но узкую полосу пропускания [10, 11] и широко используются для реализации измерительных приложений, таких как умные сенсоры и биомедицинская визуализация. В противовес, было больше распространенных усилий по проектированию CT модуляторов для высокочастотных приложений, чем DT, с сопоставимой сложностью и потреблением энергии.

Требовательная цель проектирования более высокой BW в данном процессе определяет более низкий OSR из-за ограниченной процесса тактовой частоты. Для достижения достаточного DR требуется агрессивное формирование шума, реализованное высоким порядком шумовой передаточной функции, которое традиционно выполняется каскадом фильтра петли и обычно равно или больше 3 в предыдущих работах. Однако увеличенные порядки фильтра петли вызывают потребление энергии, нестабильность и сложность проектирования. Архитектура многостадийного формирования шума (MASH) [6, 8], реализованная каскадом низкопорядковых локальных ΔΣ модуляторов без пути обратной связи между собой, использовалась для смягчения проблем стабильности, но с чувствительностью к несоответствиям. Более того, модулятор с многобитным квантизатором получает условно высокий DR с экспоненциально возрастающим количеством компараторов.

Эта работа описывает CT модулятор в 40 нм CMOS, который достигает 80 дБ DR на 100 МГц BW с потреблением 69,7 мВт, используя 40 нм CMOS процесс. Эта работа организована следующим образом. Раздел «Метод» описывает топологию модулятора и схемную реализацию. Раздел «Результаты и обсуждение» показывает смоделированные результаты, а раздел «Заключение» предоставляет резюме этой работы.

Метод

Рисунок 1 иллюстрирует общую схему предложенного 3-го порядка CT ΔΣ модулятора с однополярной структурой для упрощения. 3-й порядок формирования шума обеспечивает отличный компромисс между DR и стабильностью петли. Предложенный модулятор имеет частоту дискретизации 2,4 ГГц с OSR 12. Относительно высокий OSR в ΔΣ модуляторах, превышающих 100 МГц BW, обеспечивает высокий DR. Модулятор содержит три RC интегратора, 4-битный квантизатор и 4-битный ток-перенаправляющий ЦАП. Интеграторы реализованы инновационными низкоэнергопотребляющими прямопроходными усилителями для высокой энергоэффективности. Обратный ЦАП имеет дополнительную задержку длительностью половину периода дискретизации для ослабления требования метастабильности квантизатора. Быстрый путь обратной связи, реализованный пассивным сумматором и управляемый непосредственно квантизатором, реализует компенсацию избыточной задержки петли (ELD). Прямая топология используется для энергоэффективности за счет внеполосной сигнально-передаточной функции.

Общая схема предложенного одноконтурного 3-го порядка 4-битного CT ΔΣ модулятора с прямой топологией

Проектирование усилителя

Высокое усиление усилителя требуется в ΔΣ модуляторах для обеспечения желаемой шумовой передаточной функции. Однако наномасштабные технологии, используемые для достижения многогигагерцовых тактовых частот, страдают от низкого внутреннего усиления. Поэтому трехкаскадный усилитель принят для реализации достаточного DC усиления, как показано на рис. 2. Прямая топология и Миллеровская компенсация комбинированы для улучшения запаса фазы без снижения полосы единства усиления. Прямые усилители были одним из популярных решений для достижения высокого усиления с адекватной UGBW и запасом фазы (PM). Лево-полуплоскостной ноль, вызванный прямым путем, должен эффективно компенсировать отрицательный сдвиг фазы полюсов. Это требует высокой взаимной проводимости усилителей на прямом пути и потребляет значительную мощность. Преимущественная схема повторного использования смещающего тока экономит энергию, тогда как она ограничивает значения g_m. Недостаточный g_m обычно вызывает ноль за пределами UGBW и не может обеспечить адекватный запас фазы. Оптимизированный ноль, расположенный ниже общей UGBW, обеспечивается добавлением компенсирующего конденсатора Миллера и нулирующего резистора.

Топология предложенного трехкаскадного прямопроходного усилителя с Миллеровской компенсацией

Рисунок 3 показывает транзисторную схему усилителя, используемого в первом интеграторе. Транзисторы M_1-4 формируют входную ступень усилителя, в то время как транзисторы M_9,10 и M_13,14 формируют вторую и третью ступени соответственно. Транзисторы M_5-8 и M_11,12 создают два высокоскоростных прямопроходных пути между входом и выходом, разделяя смещающие токи со вторым и третьим каскадными усилителями. Выходное общее режима (CM) первой ступени фиксируется локально. Выходное CM второй и третьей ступени фиксируется путем обратной связи второй ступени через усилитель CMFB, M_7,8 и M_13,14. Рисунок 4a показывает смоделированную пост-лэйаут открытую цепь частотную характеристику усилителя первого интегратора со всей нагрузкой, в то время как рисунок 4b показывает замкнутую цепь частотную характеристику. Первый интегратор достигает 3,6 ГГц UGBW и 57,8° PM со всеми эффектами нагрузки, потребляя 10,5 мВт от источника 1,2 В. Вторая и третья интеграторы используют ту же топологию, но с масштабированными смещающими токами, достигая UGBW 4,7 и 3,3 ГГц и PM 58,0 и 57,8° при потреблении 4,3 и 17,3 мВт соответственно.

Транзисторная схема усилителя

Пост-лэйаут смоделированные результаты усилителя в 1-м интеграторе. a Открытая цепь AC отклик; b Замкнутая цепь AC отклик

Квантизатор и ЦАП

Как показано на схеме квантизатора и ЦАП на рис. 5, каждый состоит из 16 единичных ячеек. Квантизатор реализован как 4-битный вспышка ADC с 16-уровневым кодером, сгенерированным из 17-кратного резистивного делителя. Квантизатор, чья длительность операции требуется ELD менее половины периода дискретизации для обеспечения стабильности петли, является ключевым блоком как ограничением максимальной BW.

Упрощенная схема квантизаторов и ЦАП

Для реализации высокоскоростных вспышка ADC используется трехкаскадная архитектура компаратора, состоящая из предусилительной ступени, динамической ступени компаратора и симметричного установить-сбросить (SR) защелки [12], иллюстрированной как рис. 6. Предусилитель для снижения входного смещения — это два резистивно нагруженных дифференциальных пары с коммутатором сброса, соединяющим выходы для быстрого восстановления. В отличие от конвенциональных динамических компараторов, дифференциальная пара и перекрестно-связанные инверторы разделены на две части для минимизации количества транзисторов в каждом пути тока для низковольтных источников питания. Когда такт переходит на высокий уровень, динамические компараторы начинают принимать вход-зависимое решение сравнения. Затем два выхода каждого динамического компаратора оба сбрасываются в 0, когда такт возвращается с высокого на низкий, запуская регенерацию и защелкивание симметричной SR защелки. Поскольку только один транзистор в каждой ветви активен, симметричная структура SR защелки обеспечивает сильную способность управления нагрузкой. Это позволяет маленький размер транзистора с значительной скоростью выключения и низким потреблением энергии. Кроме того, это приводит к равным задержкам обоих выходных сигналов. D-защелки перед блоками ЦАП являются низкоуровнево-чувствительными относительно уровня тактового сигнала, обеспечивая половину длительности ELD. Транзисторная схема блока токо-перенаправляющего ЦАП показана на рис. 7.

Транзисторная схема одного единичного элемента предложенного квантизатора

PMOS блок токо-перенаправляющего ЦАП единичный элемент

Результаты и обсуждение

Прототип ΔΣ модулятора построен в 40-нм CMOS процессе. Как показано в пост-симмированных результатах SNR и SDNR в зависимости от амплитуды входного сигнала при 10,2 МГц на рис. 8, достигается 80 дБ DR. Рисунки 9 и 10 показывают смоделированные спектры с −3,52 дБФ одиночным тональным входом при 10,2 МГц и 97 МГц соответственно, так как 0 дБФ соответствует 2,4 Впп полной шкале модулятора. SNDR составляет 77,47 дБ и 76,53 дБ соответственно. Как показано в разбивке потребления на рис. 11, модулятор стоит 69,7 мВт потребления энергии. Интегратор, квантизатор и ЦАП соответственно потребляют 32,1 мВт, 25,4 мВт и 6,2 мВт. 6,0 мВт энергии потребляется другими токами, включая тактовые буферы, смещающие токи и опорные напряжения. Модулятор достигает Schreier FOM 171,6 дБ на основе DR. Таблица 1 сравнивает эту работу с несколькими ранее опубликованными работами. Предложенный модулятор достигает широкой BW с наивысшим FOM.

Пост-симмированные SNR и SNDR в зависимости от амплитуды входного сигнала с 10,2-МГц входом

Пост-симмированные спектры с одиночным тональным входом при 10,2 МГц

Пост-симмированные спектры с одиночным тональным входом при 97 МГц

Пост-симмированное разбивка потребления энергии

Заключение

В этой работе мы предложили 3-го порядка 4-битный CT ΔΣ модулятор с одноконтурной прямой топологией. Этот модулятор спроектирован в 40-нм CMOS процессе и достигает 80 дБ DR на 100-МГц BW на тактовой частоте 2,4 ГГц. Низкоэнергопотребляющая конструкция усилителя обеспечивает высокую энергоэффективность, и модулятор потребляет 69,7 мВт от 1,2 В источника питания и достигает Schreier FOM 171,6 дБ.

Доступность данных и материалов

Все данные, сгенерированные или проанализированные в ходе этого исследования, включены в эту опубликованную статью.

Аббревиатуры

ADC:

Аналого-цифровые преобразователи

BW:

Полоса пропускания

CT:

Непрерывный-по-времени

DR:

Динамический диапазон

DT:

Дискретный-по-времени

ELD:

Избыточная задержка петли

LTE-A:

Long-Term-Evolution Advanced

OSR:

Коэффициенты передискретизации

PM:

Запас фазы

UGBW:

Полоса единства усиления