Риппл-переносный сумматор: ключевые концепции и применения

Логические схемы могут полагаться на риппл-переносный сумматор для сложения n-битных значений. В результате, эта реализация цифровой схемы предоставляет полезные функции во многих приложениях. Однако она также демонстрирует задержку производительности из-за медленного процесса вычисления. Обычно это включает ожидание каждой стадии полного сумматора для переноса битов в следующую стадию полного сумматора. Такой процесс повторяется до достижения конца, предоставляя результаты.

 Понимание риппл-переносного сумматора может показаться немного запутанным. С этим в виду, мы собрали эту статью, чтобы помочь вам получить больше знаний по этой теме. Так давайте начнем!

Что такое риппл-переносный сумматор?

Риппл-переносный сумматор служит цифровой схемой, которая складывает два двоичных n-битных числа и предоставляет результаты. Его структура состоит из нескольких полных сумматоров, каждый из которых соединяется в каскадном порядке. В этом режиме выход переноса полного сумматора подключается к входу переноса следующего полного сумматора.

 Диаграмма 4-битного риппл-переносного сумматора. 

Источник: Wikimedia Commons

Полный сумматор представляет логическую схему, предназначенную для сложения трех входов при генерации двух выходов. Более конкретно, два входа служат как A и B, в то время как третий изображает бит переноса. (C-IN) В то же время один выход представляет бит переноса (C-OUT), а другой представляет бит суммы (S). В конечном счете, схема полного сумматора может подключаться к восьми входам для формирования байт-широкого сумматора. Это каскадирует бит переноса от одного сумматора к следующему. Соединение двух полусумматоров вместе образует полный сумматор.

Полная логическая диаграмма сумматора 

Источник: Wikimedia Commons

Принципы работы риппл-переносного сумматора 

Каждый перенос генерируется через стадию полного сумматора, которая затем переходит к следующему полному сумматору через его вход. Весь процесс продвигается до достижения конечного полного сумматора. В результате, каждый выходной бит переноса распространяется к следующей стадии полного сумматора. В целом, самая важная операция включает сложение каждой последовательности входных битов вместе, таких как 4-битный сумматор, 8-битный сумматор, 16-битный сумматор и т.д.

Из-за задержек распространения логической схемы, биты суммы и переноса остаются недействительными до происхождения стадии переноса. Задержки распространения обычно происходят из-за количества времени, прошедшего между входом и выходом. Например, когда вход NOT гейта устанавливается в 0, выход сконфигурируется в 1 и т.д. Задержка распространения определяет, сколько времени прошло между установкой выхода в ноль и конфигурированием входа в единицу. Также задержка распространения переноса определяет, сколько времени прошло между получением сигнала переноса и реализацией сигнала переноса.

Таблица истинности риппл-переносного сумматора

Таблица истинности, как показано ниже, определяет каждое выходное значение для всех входов в риппл-переносных сумматорах.

Таблица истинности риппл-переносного сумматора.

VHDL код и Verilog код риппл-переносного сумматора

Для реализации риппл-переносного сумматора вам понадобятся VHDL код и Verilog код. Предоставлены два примера. Первый включает двухбитный риппл-переносный сумматор. В то время как другой пример производит риппл-переносный сумматор, собирающий каждую ширину входа как параметр.

Применения риппл-переносного сумматора

Часы содержат риппл-переносные сумматоры

• Выполняют сложение для двух N-битных значений
• Цифровая обработка сигналов и микропроцессоры
• Таймеры
• Калькуляторы
• Часы
  

Преимущества и недостатки риппл-переносного сумматора

Преимущества

Риппл-переносный сумматор недорог. 

Источник: Wikimedia Commons 

• Предоставляет точные результаты через n-битное сложение
• Простой процесс проектирования и разработки
• Недорогой

Недостатки

Задержки вызывают неудобство для его общей функциональности

• Позволяет только одному полному сумматору функционировать за раз
• Задержки бита переноса заставляют его работать медленно

Сумматор с опережающим переносом

Логика опережающего переноса вычисляет биты переноса перед достижением суммы, эффективно сокращая задержку времени. Это происходит после генерации сигнала переноса через два метода. Первый включает и a, и b биты, равные единице. В то же время второй подход включает либо перенос и a, либо b биты, равные единице. Эти биты реализованы в предыдущей стадии, пока перенос начинается в начале сумматора.

Схема сумматора с опережающим переносом. 

Источник: Wikimedia Commons

В риппл-переносном сумматоре каждый полный сумматор обрабатывает бит переноса к следующему сумматору перед вычислением суммы. Поэтому этот процесс приводит к большой задержке.

 Резюме

В целом, риппл-переносный сумматор предоставляет способность складывать два n-битных числа вместе в цифровой схеме. Хотя это медленный процесс, у него все еще есть полезные приложения, которые по существу помогают с цифровой обработкой сигналов. В этом режиме риппл-переносный сумматор распространяет бит переноса к каждой стадии полного сумматора до достижения конечного полного сумматора. В этой точке он затем выполняет нужные вычисления. Однако сумматор с опережающим переносом достигает этого вычисления быстрее, так как использует другую технику. Таким образом, сокращая время задержки.

Есть вопросы по риппл-переносным сумматорам? Не стесняйтесь связаться с нами!