IBM демонстрирует семь прорывов для чипов за 7нм на SPIE

Когда IBM впервые анонсировала функциональные 7-нм тест-чипы в 2015 в партнерстве с GLOBALFOUNDRIES и Samsung, мы ожидали готовность к производству в течение года. Сегодня полупроводниковая индустрия ускоряется, и IBM закладывает путь к следующему поколению узлов за 7 нм.

На этом году Международной конференции Society for Optics and Photonics (SPIE) Advanced Lithography, IBM представила семь статей, высвечивающих технологические достижения, движущие переход за 7-нм узел, все центрированные на Extreme Ultraviolet (EUV) литографии.

Достижение суб-нанометровых транзисторных измерений и атомно-масштабных интерконнектов требует паттернинг техник, которые одновременно высокого разрешения и процессно-эффективны. EUV предлагает однократное экспозиционное решение, превосходящее разрешающие пределы более ранних литографических методов. Семь SPIE презентаций подсвечивают критические разработки в EUV маске, резисте и процессной интеграции — краеугольных камнях для надежных 7-нм и будущих узлов.

Оптимизация дизайн-намерения для Beyond‑7 нм узлов

Майкл Кроуз, Николь Солнье и Деррен Данн демонстрируют, что modeste корректировки геометрии проводки могут драматически улучшить EUV печатаемость. Рисунок 1 показывает, как оптимизированные формы маски позволяют непрерывным, непереbrochenным линиям на измерениях ниже 7-нм порога, снижая электрическую вариабельность и повышая выход.

Рисунок 1: Оптимизация контраста на 2-D металлической проводке. С этим улучшением фичи 20–30% меньше тех, что достигнуты в 7-нм узле, могут быть надежно напечатаны, значительно снижая физическую и электрическую вариабельность.

Исследование новых EUV масок стеков

Мартин Буркхардт симуляции покрывают всю периодическую таблицу для идентификации масок материалов, которые могут доставлять более высокий контраст без требования изменений EUV оптики. Фabricация масок из этих передовых сплавов может позволить бесшовное масштабирование за 7 нм, сохраняя текущую EUV инфраструктуру.

Квантификация Line‑Edge и Line‑Width Roughness

Рави Бонам представляет комплексную методологию для измерения и минимизации шероховатости в EUV-напечатанных линиях. Его работа указывает процессные условия, дающие самые гладкие фичи, напрямую улучшая мануфактурируемость и чип-продуктивность.

Улучшение Resist‑Hardmask интерфейсов

Дарио Голдфарб исследует химию между EUV резистами и неорганическими хардмасками. Адаптируя поверхностные взаимодействия — иллюстрировано на Рисунке 2 — он достиг первой надежной паттернинг резиста на кремниевых хардмасках, критичного шага для переноса EUV паттернов в субстрат.

Рисунок 2: EUV резист, ранее несовместимый с неорганическим кремниевым хардмаском, теперь успешно паттернирован после поверхностной кастомизации.

Полимерные кистевые адгезионные слои

Индира Шешадри показывает, что тонкий полимерный кистевой слой может служить промоутером адгезии между EUV-напечатанными фичами и субстратом. Этот подход сохраняет дизайн-верность при травлении, обеспечивая высокий выход на самых малых размерах фич.

Снижение дефектности в композитных EUV пленках

Лусиана Мели представляет систематический дефект-инспекционный рабочий процесс, идентифицирующий материал и процесс улучшения, необходимые для низкой дефектности, требуемой на 7 нм и далее.

Одноэкспозиционное паттернинг для Sub‑30 нм фич

Ануджа Де Силва демонстрирует одноэкспозиционное EUV паттернинг проводной схемы на 30 нм и меньше — измерения, толкающие за 7-нм узел. Рисунок 3 иллюстрирует скачок от первых 7-нм возможностей к следующему поколению, подсвечивая и прогресс, и оставшиеся вызовы.

Рисунок 3: Интегрированные визуализационные и материальные инновации позволяют IBM производить размеры фич, требуемые за 7-нм узлом.

7-нм чип упаковывает 20 миллиардов транзисторов на площадь размером с ноготь, позволяя беспрецедентную производительность в аналитике данных, когнитивных вычислениях и следующей волне мобильных приложений. Исследование, представленное на SPIE, толкает индустрию к надежным, одноэкспозиционным EUV процессам и пролагает путь к продолжающемуся масштабированию и производительностным выигрышам.

Дополнительные IBM презентации на 2017 SPIE

• Design intent optimization at the beyond 7 nm node: The intersection of DTCO and EUVL stochastic mitigation techniques – Michael Crouse, Nicole Saulnier, Derren Dunn
• Investigation of alternate mask stacks in EUV lithography – Martin Burkhardt
• Decomposition of the TCC using non‑coherent kernels for faster calculation of lithographic images – Alan Rosenbluth
• Development of Ti‑containing hardmasks through PEALD deposition – Anuja De Silva
• DSA patterning options for logics and memory applications – Charlie Liu
• Electrical study of DSA shrink process and CD rectification effect at sub‑60 nm using EUV test vehicle – Cheng Chi
• Reaching for the True Overlay in Advanced Nodes – Chiew‑Seng Koay
• Topcoat‑free Strategies for Orientation Control of All‑organic High‑χ Block Copolymers – Dan Sanders
• Identification and reliability sensitivity analysis of a correlated ground rule system (design arc) – Eric Eastman
• Advanced fast 3D DSA model development and calibration for design technology co‑optimization – Kafai Lai
• Unexpected Impacts of RIE Gases onto Lithographic Films – Martin Glodde
• Electrical Test Prediction using Hybrid Metrology and Machine Learning – Mary Breton
• Reducing LER in Si and SiN Through RIE Optimization for Photonic Waveguide Applications – Nathan Marchack
• Directed Self‑Assembly Patterning Strategies for Phase Change Memory Applications – R. Bruce
• Materials characterization for process integration of multi‑channel gate all‑around (GAA) devices – Raja Muthinti
• Comprehensive analysis of line‑edge and line‑width roughness for EUV lithography – Ravi Bonam