Саммит RISC-V:основные моменты повестки дня

Третий ежегодный саммит RISC-V состоится в следующем месяце, 8-10 декабря 2020 года, и, как и большинство мероприятий в этом году, будет полностью онлайн. Программа включает трехдневные беседы по архитектуре, аппаратному обеспечению, программному обеспечению, инструментам, проверке и безопасности, а также тематические исследования из глобального сообщества RISC-V.

Технологические компании и исследовательские институты поделятся известными обновлениями продуктов, проектами и реализациями, а также обсудят роль архитектуры набора инструкций (ISA) RISC-V в создании нового поколения оборудования, программного обеспечения и интеллектуальной собственности (IP). На мероприятии также будет представлен онлайн-выставочный зал и возможности для нетворкинга. Среди спикеров - руководители компаний Andes Technology, Alibaba, CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, RedHat, Seagate, SiFive, Western Digital и других.

В качестве информационного партнера embedded.com также будет участвовать, и 9 декабря 2020 года мы проведем беседу у камина с участием Дэвида Паттерсона, который ввел термин «компьютер с сокращенным набором инструкций» (RISC) еще в 1980 году, и который с Джоном Хеннесси в В 1990 г. опубликовал учебник «Архитектура компьютера:количественный подход», который с тех пор стал основополагающей книгой для многих инженеров-микропроцессоров.

Полная повестка дня размещена в Интернете (посетите веб-сайт здесь), но вот некоторые основные моменты.

День 1, вторник, 8 декабря 2020 г.

Создание экосистемы машинного обучения Open Edge с помощью RISC-V, Zephyr, TensorFlow Lite Micro и Renode :Приближаясь к краю, машинное обучение коренным образом меняет ландшафт Интернета вещей. Чтобы в полной мере использовать возможности, возникающие в связи с этой тенденцией, необходима открытая экосистема современных инструментов, фреймворков и платформ, которые вместе составят единую среду для разработчиков для создания передовых приложений машинного обучения на RISC-V. На основной панели будут представлены Тим Анселл (Google), Кейт Стюарт (Zephyr Project), Брайан Фейт (QuickLogic) и Майкл Гилда (Antmicro), которые обсудят, как можно использовать сильные стороны RISC-V, Zephyr RTOS, TensorFlow Lite и Renode. объединены для обеспечения совместной, управляемой программным обеспечением, отслеживаемой разработки машинного обучения для самых передовых технологий. Участники обсудят, как независимый от поставщика подход RISC-V перекликается с основополагающими принципами Zephyr RTOS и среды моделирования Renode, и как TensorFlow Lite Micro может использовать открытую ISA и ее инструменты для инноваций в области машинного обучения также на аппаратный уровень, например с использованием ПЛИС или пользовательских расширений.

Использование эко-системы RISC-V, чтобы предоставить клиенту микросхему менее чем за 10 миллионов долларов :Этот доклад представит путь Intensivate по разработке первого коммерческого кластерного ЦП с акцентом на то, как экосистема RISC-V позволяет доставить коммерчески жизнеспособный чип в 12-нм техпроцессе в руки клиентов менее чем за 10 миллионов долларов. Дин Халле, генеральный директор Intensivate, расскажет о способах снижения стоимости доставки такого чипа, включая роль, которую играла экосистема программного обеспечения RISC-V, роль Rocket-Chip RTL, доступного от Chip Yard, роль системы эмуляции FireSim FPGA и роль аппаратного языка Chisel.

День 2, среда, 9 декабря 2020 г.

RISC-V в новых базовых станциях малой сотовой радиосвязи 5G :Современная сотовая связь использует радиоинтерфейс множественного доступа с ортогональным частотным разделением каналов (OFDMA), в котором данные передаются в символах, сгруппированных по слотам. В 5G эти слоты могут находиться в диапазоне от 0,25 до 0,125 мс. Планирование трафика, переносимого в этих слотах, выполняется на уровне MAC. Он планирует трафик в сеть (восходящий канал), а также от сети к пользователю (нисходящий канал). Эффективные базовые станции 5G проектируются и развертываются не только для обслуживания большого количества пользователей, поддерживающих множество ячеек 5G, но даже для поддержки нескольких отдельных операторов мобильной связи. Каждому оператору может потребоваться собственное программное обеспечение. Физический уровень (PHY) должен обрабатывать данные (как управляющие, так и пользовательские), передаваемые ему MAC, чтобы заполнить слоты и символы для передачи и приема. Если PHY не соответствует строгим временным ограничениям, целые слоты данных будут потеряны, что потребует механизмов восстановления. В этом выступлении Гаджиндер Панесар (наставник, подразделение Siemens) и Питер Клейдон (Picocom) представляют гетерогенную SoC, которая реализует базовую станцию ​​малой соты 5G NG с использованием кластеров RISC-V и выделенных DSP. В докладе также будет показано, как строгие временные ограничения постоянно контролируются без вмешательства пользователя и как встроенная аналитика дает полезную информацию о поведении базовой станции.

Прошивка Secure IoT для RISC-V :Со временем известные поставщики платформ разработали облегченные доверенные среды выполнения (TEE) и соответствующие встроенные программные стеки, оптимизированные для их небольших процессоров. Однако ни один из них недоступен разработчикам RISC-V, которые остались одни, пытаясь выяснить, как защитить доверенный код от непроверенных сторонних программных библиотек и как безопасно объединить эти компоненты в единый образ микропрограммного обеспечения, поддерживающий их коммерческие приложения. В этой презентации Чезаре Гарлати (Hex Five Security) и Сандро Пинто (Universidade do Minho) представят бесплатный и открытый безопасный стек IoT для RISC-V, охватывающий все аппаратные и программные компоненты, необходимые для создания современного устройства. , прошивки и службы управления облаком. К ним относятся 32-разрядная SoC FPGA RISC-V, многозонная доверенная среда выполнения, критически важная для безопасности ОСРВ, возможность подключения TCP / IP, криптография TLS ECC, а также клиент и брокер MQTT, обеспечивающие телеметрию и развертывание приложений OTA и обновления прошивки.

День 3, четверг, 10 декабря 2020 г.

Новое представление о встроенном ПО:потоковые процессоры, реализованные с использованием RISC-V :По мере увеличения сложности системы становится все труднее настроить RTOS для соответствия всем возможным сценариям работы. Разработчики должны гарантировать, что инверсия приоритетов, взаимоблокировки, конфликт ресурсов, состояния гонки и другие проблемы, связанные с синхронизацией, не могут возникнуть независимо от условий работы системы. Несмотря на подробный анализ и тщательную проверку, многие группы разработчиков выберут более крупный и мощный процессор, чем это действительно необходимо, чтобы обеспечить запас прочности на случай непредвиденных обстоятельств. Альтернативой является назначение каждой задачи собственному ядру ЦП. Это значительно упрощает многие задачи планирования и управления набором задач в реальном времени. Благодаря конфигурируемости и эффективности ядер RISC-V можно и практично выбрать и настроить ядро ​​для конкретной задачи, запустить только эту задачу на ядре и выключить его, когда задача неактивна. Рассел Кляйн (Mentor Graphics) и Колин Уоллс (Mentor, A Siemens Business) иллюстрируют эту концепцию на примере проекта, который имеет задачи как высокой, так и низкой вычислительной сложности, как с жесткими ограничениями реального времени, так и без них. Для решения проблемы практичности приведены показатели мощности, производительности и площади (PPA) для примерной системы, реализованной в библиотеке 14-нм ASIC.

Руководство по расширению криптографии RISC-V :Бен Маршалл (Университет Бристоля) и Барри Спинни (Nvidia) рассказывают о расширении криптографии RISC-V, объясняя, как оно обслуживает все классы ядер:от глубоко встроенных до больших серверов. Они объяснят новые инструкции и объяснят, как их следует использовать, а также расскажут об ожидаемых затратах на внедрение и улучшении производительности программного обеспечения.

CORE-V-VERIF, платформа проверки промышленного уровня для ядер RISC-V :CORE-V-VERIF обеспечивает проверенную на микросхемах платформу функциональной проверки промышленного уровня для сообщества RISC-V. Платформа использовалась для выполнения полного цикла проверки ядра CV32E40P и в настоящее время используется для выполнения проверки ядер CV32A6 и CV64A6. CORE-V-VERIF использует компоненты проверки, разработанные сообществом RISC-V, и будет постоянно поддерживаться и улучшаться для интеграции последних передовых практик и технологий для проверки будущих ядер CORE-V. Эта сессия, проводимая Свеном Байером (OneSpin Solutions), Стивом Ричмондом (Silicon Labs) и Майком Томпсоном (OpenHW Group), включает в себя углубленный анализ платформы CORE-V-VERIF и краткое обучение развертыванию платформы в Проекты верификации RISC-V. Silicon Labs, которая интегрирует ядра CORE-V в микросхемы Интернета вещей, делится своим мнением о том, почему проверка имеет решающее значение для перехода оборудования с открытым исходным кодом на следующий шаг.

Чтобы зарегистрироваться на виртуальном саммите RISC-V 2020, который состоится 8–10 декабря, и принять участие в трехдневной программе, включающей основные доклады, технические презентации, технические переговоры, учебные руководства и многое другое, посвященное будущему RISC-V. и более крупную полупроводниковую промышленность, посетите этот веб-сайт и зарегистрируйтесь здесь.