RISC-V Summit 2020: ключевые сессии и главные моменты

Третий ежегодный RISC-V Summit пройдет онлайн с 8 по 10 декабря 2020 года. Программа на три дня охватывает архитектуру, железо, софт, инструменты, верификацию, безопасность и реальные кейсы из глобальной экосистемы RISC-V.

Лидеры технологий и исследовательские группы представят обновления продуктов, проекты и внедрения, демонстрируя, как набор инструкций RISC-V (ISA) движет новое поколение аппаратного обеспечения, ПО и интеллектуальной собственности (IP).

Мероприятие включает виртуальный выставочный зал, нетворкинг и полный список спикеров — руководителей Andes Technology, Alibaba, CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, Red Hat, Seagate, SiFive, Western Digital и других.

Как медиа-партнер, embedded.com проведет беседу у камина 9 декабря с Дэвидом Паттерсоном, пионером, ввевшим термин «RISC» в 1980 году и соавтором фундаментального учебника «Computer Architecture: A Quantitative Approach».

Полная повестка доступна онлайн; посетите сайт саммита для деталей.

День 1 — Вторник, 8 декабря 2020

Создание открытой экосистемы пограничного ML на базе RISC-V, Zephyr, TensorFlow Lite Micro и Renode

Ключевая панель с Тимом Энселл (Google), Кейт Стюарт (Zephyr Project), Брайаном Фейтом (QuickLogic) и Майклом Гильдой (Antmicro) обсуждает, как RISC-V, Zephyr RTOS, TensorFlow Lite Micro и Renode сходятся для создания вендорно-независимой, прослеживаемой среды разработки ML для пограничных устройств.

Использование экосистемы RISC-V для выпуска коммерческого чипа за менее $10 млн

Дин Холл, CEO Intensivate, рассказывает о пути к коммерческому кластерному CPU 12 нм за менее $10 млн, подсвечивая роль Rocket-Chip RTL, FPGA-эмуляции FireSim и языка описания железа Chisel.

День 2 — Среда, 9 декабря 2020

RISC-V в малых базовых станциях 5G New Radio

Гаджиндер Панесар (Mentor, Siemens) и Питер Клейдон (Picocom) представляют гетерогенное SoC для 5G NG small-cell с кластерами RISC-V и выделенными DSP, детализируя мониторинг в реальном времени и встроенную аналитику для строгого соблюдения таймингов.

Безопасная прошивка IoT для RISC-V

Чезере Гарлати (Hex Five Security) и Сандро Пинто (Universidade do Minho) представляют открытый бесплатный стек безопасности IoT для RISC-V: FPGA SoC, многозонный TEE, RTOS для критичных систем, TCP/IP, криптографию TLS-ECC и MQTT для OTA-обновлений.

День 3 — Четверг, 10 декабря 2020

Переосмысление встроенного ПО: потоковые процессоры на RISC-V

Рассел Кляйн (Mentor Graphics) и Колин Уоллс (Mentor, Siemens) показывают, как распределение задач по выделенным ядрам RISC-V упрощает планирование в реальном времени, с метриками PPA для 14-нм ASIC, иллюстрирующими компромиссы мощности, производительности и площади.

Руководство по криптографическому расширению RISC-V

Бен Маршалл (University of Bristol) и Барри Спинни (Nvidia) разбирают криптографическое расширение: наборы инструкций, затраты на внедрение и прирост производительности ПО по классам ядер.

CORE-V-VERIF: промышленная платформа верификации ядер RISC-V

Свен Байер (OneSpin Solutions), Стив Ричмонд (Silicon Labs) и Майк Томпсон (OpenHW Group) детально описывают роль CORE-V-VERIF в верификации ядер CV32E40P, CV32A6 и CV64A6, и предлагают быстрый старт для будущих проектов.

Регистрируйтесь на 2020 Virtual RISC-V Summit (8–10 декабря) и присоединяйтесь к ключевым докладам, техническим презентациям, туториалам и многому другому. Посетите сайт саммита и зарегистрируйтесь здесь.