Полностью CMOS-совместимый 4T2R nv-SRAM на базе STI-RRAM с самоингибирующей нагрузкой — нулевая статическая мощность и высокая скорость

Аннотация

Представлен новый 4-транзисторный/2-резисторный (4T2R) неволатильный SRAM (nv-SRAM), интегрирующий STI-базированный резистивный ОЗУ (RRAM) непосредственно в стандартный CMOS логический процесс. Ячейка использует механизм самоингибирующей нагрузки, позволяющий хранить данные неволатильно, сохраняя быстрые характеристики чтения/записи обычного SRAM. Поскольку RRAM располагается в области STI, смежной с плавающими узлами, дизайн сохраняет полную логическую совместимость и не требует дополнительных процессных слоев, достигая нулевой статической мощности при удержании данных.

Введение

По мере масштабирования CMOS в нанометровый режим утеточные токи в стандартных SRAM ячейках резко растут, приводя статическое потребление к неприемлемым уровням для портативных и IoT устройств. Исследователи изучали различные топологии ячеек и схемы смещения для смягчения этой проблемы, часто включая неволатильные элементы хранения, такие как RRAM или MRAM, для устранения удерживающей мощности с сохранением скорости. Однако интеграция этих NVM обычно требует дополнительных BEOL слоев или специализированных процессных шагов, что добавляет сложность и увеличивает паразитную емкость, замедляя время доступа. В нашей предыдущей работе мы представили нулевую статическую мощность 4T nv-SRAM, использующий STI-RRAMы рядом с плавающими узлами. Эта статья расширяет концепцию, представляя полностью логически-совместимый 4T2R nv-SRAM, дающий и нулевую удерживающую мощность, и высокоскоростную работу, полностью реализуемую в 40 нм CMOS логическом потоке.

Методы

Структура STI-RRAM ячейки

3D дизайн STI-RRAM (рис. 1a) размещает переходно-металл-оксидную (TMO) пленку между N+ источником и вольфрамовым контактом. Тщательно позиционируя контакт в STI с определенным интервалом Δd от N+ диффузии, толщину TMO — и таким образом сопротивление устройства — точно контролируют. TEM изображения (рис. 1b) и схемы топологии (рис. 1c) подтверждают, что полученный RRAM формирует высокоомное (≈10⁸ Ом) начальное состояние. Экспериментальные данные (рис. 2a) показывают четкую корреляцию между Δd и начальным сопротивлением; Δd = 10 нм дает наименьшее формирующее напряжение и благоприятное распределение как низкоомного (LRS), так и высокоомного (HRS) состояний (рис. 2b). Во время сета/формирования селект-транзистор ограничивает ток, улучшая выносливость (рис. 4b).

Гейтовое напряжение (V_G) контролирует ток чтения LRS (рис. 3), позволяя точное настройку нагрузочного сопротивления. Значения R_L,L можно задать, регулируя напряжение ворд-лайна (WL) во время формирования; диапазон WL 0.75–1.25 В производит R_L,L между 20 и 400 кОм (рис. 3). Нижние R_L,L увеличивают ток ожидания (рис. 7), но также расширяют резистивное окно между состояниями.

Время сета и ресета оптимизировано при V_SL = 2 В и 2.8 В соответственно (рис. 4a). С инкрементным пошаговым алгоритмом программирования RRAM выдерживает 10⁶ циклов с стабильным читаемым окном (рис. 4b).

Концепция неволатильного SRAM

4T2R nv-SRAM (рис. 5) встраивает два STI-RRAM как неволатильные узлы хранения и нагрузочные резисторы. Они позиционированы между Q и QB N+ областями и STI контактами, давая компактную топологию, сохраняющую RRAM на том же уровне, что и транзисторы. Полученное поперечное сечение (рис. 5b) демонстрирует бесшовную интеграцию без дополнительных BEOL металлических слоев.

Ячейка поддерживает как летучий, так и нелетучий режимы. В сбалансированном состоянии два нагрузочных резистора равны (R_L1 = R_L2 = R_L,L), и ячейка ведет себя как обычный 4T SRAM. Для фиксации данных неволатильно, механизм самоингибирования ресетит одну сторону RRAM на основе хранящегося защелкиваемого значения (рис. 6). После ресета питание можно отключить, достигая нулевой удерживающей мощности. Повторное приложение V_DD восстанавливает состояние защелки из RRAM, и(blanket set pulse может обновить память при необходимости.

При инициализации общий формирующий импульс (V_D = 2.8 В) устанавливает оба R_L1 и R_L2 в одно R_L,L (20–370 кОм) контролем напряжения WL. Ячейка достигает сбалансированного состояния, готового к обычной SRAM операции. Самоингибирующая запись (рис. 9) использует 300 нс, 2 В импульс для селективного ресета одного RRAM, сохраняя защелкиваемые данные неволатильно, в то время как другой RRAM остается в противоположном резистивном состоянии.

Восстановление летучих данных после отключения питания достигается повторным приложением V_DD; несбалансированные RRAM автоматически питают узлы защелки (рис. 11). Восстановление происходит за несколько наносекунд.

Результаты и обсуждение

Электрический анализ

Условия переходов между операционными состояниями перечислены в табл. 1. Варируя напряжение WL при инициализации, R_L,L можно настраивать в диапазоне 20–400 кОм. Нижние R_L,L повышают ток ожидания (рис. 7), но также расширяют резистивное окно, улучшая динамические маржи чтения/записи. Измерения статического шумового поля (SNM) (рис. 8a) показывают, что сбалансированные ячейки сохраняют SNM по всему диапазону R_L,L, с разумными читающими маржами при WL напряжениях ниже V_DD. Динамические трассы чтения/записи (рис. 8b) подтверждают суб-наносекундное время доступа; более высокие R_L,L слегка замедляют подтягивание, но остаются приемлемыми.

Нелетучая запись осуществляется 300 нс, 2 В импульсом V_PP. Рис. 9b демонстрирует, что селективный ресет происходит чисто на одной стороне RRAM пары, в то время как другая сторона остается неизменной. Даже с начальным несбалансированным нагрузочным отношением 2 МОм/400 кОм ячейка может записать оба логических состояния успешно (рис. 10c). При включении питания узлы защелки автоматически восстанавливаются (рис. 11). Эти результаты подтверждают жизнеспособность самоингибирующего механизма.

Паразитический эффект и сравнение

Поскольку STI-RRAM находятся в том же диффузионном слое, что и SRAM транзисторы, дизайн избегает дополнительных BEOL металлических стеков, в результате чего паразитная емкость на узлах защелки пренебрежимо мала. Пост-лейаут симуляции (рис. 12) подтверждают, что паразитная емкость остается низкой даже при увеличении числа металлических слоев, в отличие от back-end-of-line RRAM или MRAM реализаций. Следовательно, 4T2R nv-SRAM достигает более быстрых динамических времен чтения и сниженного потребления по сравнению с предыдущими работами. Таблица 2 суммирует ключевые метрики, подчеркивая компромиссы между напряжением переключения состояния и паразитными накладными расходами.

Деградация статического шумового поля, вызванная вариациями

Процессные вариации в сопротивлении RRAM и пороговом напряжении транзистора (V_T) влияют на SNM. Монте-Карло симуляции (рис. 14) показывают, что вариации как в R_L,L, так и в V_T сужают распределение SNM. Механизм самоингибирования смягчает часть этой чувствительности, но требуется дальнейшая работа по настройке процесса для поддержания робастных марж в глубоко масштабируемых узлах.

Заключение

Продемонстрирован 4T2R nv-SRAM, интегрирующий STI-RRAM в 40 нм CMOS логический процесс без дополнительных масок или шагов. Ячейка предлагает самоингибирующую и само-восстанавливающую функциональность, нулевую статическую мощность при удержании, минимальную паразитную емкость и высокоскоростную работу. Эти атрибуты делают STI-RRAM-базированный nv-SRAM привлекательным решением для низкоэнергопотребляющей, высокоплотной неволатильной логической памяти в будущих системах.