Устойчивый к защелкиванию LVTSCR с интегрированным PMOSFET для усиленной ESD-защиты в 28-нм CMOS

Аннотация

Низковольтовый триггерируемый кремниевый управляемый выпрямитель (LVTSCR) ожидается обеспечивать защиту от электростатического разряда (ESD) для низковольтных интегральных схем. Однако он обычно уязвим к эффекту защелкивания из-за своего экстремально низкого удерживающего напряжения. В данной статье предложен и проверен в 28-нм CMOS технологии новый LVTSCR со встроенным дополнительным p-канальным MOSFET, называемый EP-LVTSCR. Предлагаемое устройство обладает более низким триггерным напряжением ~6,2 В и значительно более высоким удерживающим напряжением ~5,5 В с деградацией тока отказа всего 23% при тесте импульсной линии передачи. Также показано, что EP-LVTSCR работает с более низким сопротивлением включения ~1,8 Ом и надежным током утечки ~1,8 нА при 3,63 В, что делает его подходящим для ESD-защиты в 2,5 В/3,3 В CMOS процессах. Более того, механизм триггеринга и проводимые характеристики предложенного устройства исследованы и продемонстрированы с помощью TCAD моделирования.

Преамбула

Постоянная миниатюризация размеров полупроводниковых устройств делает повреждение, индуцируемое электростатическим разрядом (ESD) в интегральных схемах (ИС), более серьезной проблемой. Более того, стоимость изготовления ESD-защитного устройства резко возросла из-за передовых технологий процессов. Поэтому проектирование ESD-защитных устройств с высокой площадной эффективностью и надежностью имеет большое значение.

Кремниевый управляемый выпрямитель (SCR) был проверен как способный выдерживать высокий ESD ток с малыми размерами устройства благодаря сильному положительному обратному эффекту в его паразитных биполярных транзисторах. Но типичный SCR имеет высокое триггерное напряжение (Vt1), превышающее напряжение пробоя затвор-оксида входной стадии в наномасштабной CMOS технологии. Для снижения Vt1 SCR, модифицированный латеральный SCR (MLSCR) был представлен для входной ESD-защиты путем вставки сильно легированных n⁺ или p⁺ областей через границу n-колодца и p-колодца. Но триггерное напряжение MLSCR все еще больше напряжений пробоя выходных транзисторов в CMOS выходном буфере. Следовательно, он не может обеспечить эффективную выходную ESD-защиту в одиночку.

Для эффективной защиты CMOS выходного буфера, низковольтовый триггерируемый SCR (LVTSCR) был предложен путем вставки короткоканального NMOS (PMOS) устройства в традиционный SCR для реализации намного более низкого триггерного напряжения, которое эквивалентно триггерному напряжению сапбэка вставленного NMOS(PMOS) устройства. Однако, как традиционный SCR и MLSCR устройства, LVTSCR также страдает от опасностей защелкивания из-за своего экстремально низкого удерживающего напряжения (Vh) около 2 В. Такой эффект защелкивания приведет к неисправности во время нормальной работы и беспрерывному высокому току, разрушающему ИС.

Существует несколько возможных методов улучшения Vh LVTSCR. Наиболее распространенное решение — расширение базовой области паразитных биполярных транзисторов (BJT) SCR для уменьшения инъекционной эффективности их эмиттер-базовых переходов. Принятие этого решения не только увеличит площадь макета устройства, но и сопротивление включения (Ron), что приведет к резкой деградации тока отказа (It2). Затем был предложен оптимизированный метод вставкой плавающего n-колодца в LVTSCR с меньшей жертвой It2, но он также работает с большим Ron, ведущим к чрезмерному напряжению проводимости, превышающему напряжение пробоя затвор-оксида при малом токе, тем самым снижая его эффективный ESD-защитный ток. Метод добавления дополнительных N-LDD/P-HALO слоев в LVTSCR также может повысить Vh, в то время как такие устройства совместимы только с конкретным процессом и не могут широко использоваться в обычных CMOS процессах. Более недавно, затвор-заземленный NMOS-триггерируемый LVTSCR (GGSCR) был представлен, который увеличивает Vh, выводя сток встроенного NMOS к аноду, но это может вызвать повреждение встроенного NMOS до проводимости SCR при малом токе. Недавно составные структуры LVTSCR, демонстрирующие низкое Vt1 и высокое Vh, были продемонстрированы. Эти составные структуры спроектированы с высокой сложностью и требованиями к площади, ограничивая их применение в передовых CMOS технологиях с учетом затрат на проектирование. Следовательно, надежное, площадное-эффективное и защелкивание-иммунное ESD-защитное устройство высоко желательно в передовых процессах ESD-защиты.

В данной статье предложена новая структура LVTSCR со встроенным PMOS транзистором (EP-LVTSCR) для применений с напряжением питания 2,5 В/3,3 В. Предлагаемое устройство было изготовлено в 28-нм CMOS процессе, и его электрическая характеристика проверена через измерение импульсной линии передачи (TLP). Физические механизмы предложенного устройства изучаются технологией компьютерно-помогаемого проектирования (TCAD) симуляций. В результате предложенная структура обладает более высоким удерживающим напряжением, более низким триггерным напряжением с более низким Ron и лишь незначительным снижением It2 без каких-либо дополнительных процессных шагов.

Методы

В данной статье изучаются обычный LVTSCR и предложенный EP-LVTSCR. Схематические поперечные сечения обычного LVTSCR и EP-LVTSCR показаны на рис. 1а, б соответственно, в то время как их эквивалентные схемы изображены внутри структур с паразитными транзисторами и колодцевыми резисторами. В обоих устройствах слои блокировкисилицида (SAB) размещаются на вершине частичной ND области, что индуцирует балластные резисторы за счет предотвращения формированиясилицидных слоев. В обычном LVTSCR NMOS транзистор вставлен в PWELL с его стоком (ND), установленным через NWELL и PWELL, в то время как его источник и затвор соединены с землей (GND) вместе, что видно на рис. 1а. Во время ESD напряжения, паразитные латеральные p-n-p BJT (Q1) и паразитные латеральные n-p-n BJT (Q2 и Q3) будут постепенно включены. В таком условии Q1 и Q2 транзисторы сцеплены для составления SCR проводимого пути, который будет преобладать разрядом тока, где SCR проводимый путь показан пунктирной линией.

По сравнению с обычным LVTSCR, EP-LVTSCR имеет дополнительный PMOS транзистор (T1), встроенный в NWELL, его затвор и сток соединены с ND металлом, как показано на рис. 1б. Когда ESD импульс приложен к аноду EP-LVTSCR, обратно-напряженный N⁺/NWELL/N⁺/PWELL/P⁺ диод будет проводить первым, если напряжение пробоя выше напряжения пробоя N⁺/PWELL. Затем дыроки/электроны, сгенерированные лавинным умножением, будут течь к катоду/аноду, следовательно увеличивая плотность тока в NWELL/PWELL и далее повышая падение потенциала через NWELL/PWELL. Как только общее падение напряжения на RNW1 и RNW2, эквивалентное падению напряжения между источником и затвором (−Vgs) T1, превышает его пороговое напряжение (Vth) около 0,9 В, T1 будет включен. Последующе, паразитные латеральные n-p-n транзисторы Q2 и Q3 будут триггерированы с опорой на проводимость их эмиттер-базовых переходов. Обратите внимание, что проводимость T1 снизит Ron через NWELL, и таким образом Q2 и Q3 могут быть триггерированы при более низких напряжениях. По мере дальнейшего увеличения тока, падение напряжения на RNW1 поднимается до около 0,7 В и включает Q1 и паразитный латеральный p-n-p транзистор PMOS (Q4). Наконец, SCR путь включается против ветвистого проводимого пути.

Несколько отчетов демонстрировали, что удерживающее напряжение SCR в основном определяется разницей потенциалов через область истощения NWELL/PWELL Vdep, которая обратно пропорциональна мажоритарным носителям (электронам/дыркам), инъциированным в область истощения. В то время как ветвистый путь EP-LVTSCR может извлекать дырки/электроны, инъциированные в область истощения из SCR пути, тем самым повышая Vh EP-LVTSCR.

Для дальнейшей демонстрации физического механизма EP-LVTSCR проведено TCAD моделирование, где физические модели подвижности, рекомбинации, термодинамики и эффективной собственной плотности были интегрированы, а математические методы экстраполяции, RelErrcontrol и прямого тока вычисления использовались. Моделирование ESD тока импульсами 1,2 А с временем подъема 10 нс применялось к анодам EP-LVTSCR и обычного LVTSCR соответственно, где подложка устройств считалась единственным тепловым поглотителем, а окружающая температура устанавливалась 300 К.

Результаты моделирования распределения общей плотности тока EP-LVTSCR при 500 пс и 5 нс показаны на рис. 2а, б соответственно. При 500 пс распределение плотности тока концентрируется на T1 и Q2 транзисторах, что указывает на то, что последовательная T1/Q2 включилась как триггерный путь, показанный на рис. 2а. Когда время поднимается до 5 нс, оба SCR путь и ветвистый путь провели, как можно наблюдать на рис. 2б. В это время часть дырок/электронов, сгенерированных P⁺/N⁺, извлекаются из NWELL/PWELL для течения через ветвистый путь, что иллюстрируется горизонтальной плотностью тока дырок и электронов предложенной структуры на рис. 2в, г. Кроме того, распределения электростатического потенциала обычного LVTSCR и EP-LVTSCR при 5 нс сравниваются на рис. 3а, б. Очевидно, что пик потенциала внутри EP-LVTSCR выше. Эти результаты моделирования предоставляют прямое доказательство для вышеуказанного предположения более высокого удерживающего напряжения EP-LVTSCR, вызванного ветвистым путем, показанным на рис. 1б.

Результаты и обсуждение

Обычный LVTSCR и EP-LVTSCR реализованы в 28-нм 2,5 В/3,3 В логическом CMOS процессе с одинаковой шириной 40 мкм, и их топологии макета показаны на рис. 4а, б соответственно. Для избежания паразитных эффектов, связанных с подложкой, p-типа охранные кольца (PGR) используются в обеих структурах, и каждый PGR соединен с GND. Центральная ось ND выровнена по стыку NWELL/PWELL, а параметр D1 используется для описания половины длины ND, в то время как D2 — длина области SAB.

ESD характеристики обычного LVTSCR и EP-LVTSCR измерялись с использованием Hanwa TED-T5000 TLP тестера с временем подъема 10 нс и шириной импульса 100 нс, а токи утечки измерялись под 3,63 В (1,1 * VDD) DC напряжением смещения после каждого TLP напряжения. Измеренные TLP I-V и утечки характеристики EP-LVTSCR и LVTSCR показаны на рис. 5. Очевидно, EP-LVTSCR обладает более высоким Vh 5,49 В по сравнению с обычным LVTSCR 2,18 В. Хотя EP-LVTSCR имеет значительное улучшение удерживающего напряжения, его It2 снизился лишь примерно на 0,29 А, что выгодно от помощи ветвистого тока пути. Кроме того, EP-LVTSCR также демонстрирует снижение Vt1 с 6,49 до 6,18 В. Для 2,5 В или 3,3 В IO вывода в 28-нм CMOS процессах, ESD дизайнерское окно варьировалось от 3,63 до 9,4 В с учетом 10% запаса безопасности. Следовательно, предложенный EP-LVTSCR может использоваться как валидное ESD-защитное решение для 2,5 В/3,3 В IO портов, преодолевая проблему защелкивания в традиционной LVTSCR-типовой структуре.

В данной статье электрические характеристики предложенной ESD-защиты оптимизировались модификацией дизайнерских переменных D1 и D2. На рис. 6 иллюстрированы результаты TLP измерений EP-LVTSCR с двумя разными D1. Замечено, что I-V кривые EP-LVTSCR показывают две сапбэк области из-за мульти-триггерирующих эффектов во время включения устройств. Первая сапбэк область I указывает на проводимость триггерного пути, показанного на рис. 2а, в то время как вторая сапбэк область II индуцируется включением SCR пути. Когда D1 уменьшается с 1,25 до 0,5 мкм, It2 снижается примерно на 0,1 А, а удерживающий ток во второй сапбэк увеличивается примерно на 0,17 А. Это потому, что колодцевые резисторы RNW2 и RPW2 (рис. 1) уменьшаются с уменьшением D1, следовательно, требуется больше тока для триггеринга и поддержания проводимости SCR.

На рис. 7 показаны TLP I-V результаты EP-LVTSCR с тремя разными D2. Когда D2 увеличивается с 0,75 до 2,25 мкм, балластное сопротивление ND постепенно увеличивается, что приводит к увеличению сопротивления ветвистого пути и дальнейшему увеличению Ron, что можно наблюдать вариациями наклона IV характеристик на рис. 7. В результате Vh повышается с 5,5 до 5,8 В с увеличением D2 без значительных изменений в It2.

Заключения

Улучшенное ESD устройство, называемое EP-LVTSCR, спроектировано и изготовлено в 28-нм CMOS технологии. Механизмы предложенных устройств также продемонстрированы TCAD симуляциями. По сравнению с обычным LVTSCR, предложенный EP-LVTSCR обладает более низким триггерным напряжением 6,2 В и значительно более высоким удерживающим напряжением 5,5 В благодаря своему улучшенному триггерному механизму и эффекту ветвистой проводимости. С таким более высоким увеличением Vh, ток отказа EP-LVTSCR снизился лишь примерно на 20%. Кроме того, предложенная структура работает с более низким сопротивлением включения, а также надежным током утечки около 2 нА при 3,63 В напряжении, поэтому она высоко применима для защиты 2,5 В/3,3 В I/O выводов. Более того, EP-LVTSCR также ожидается обеспечивать ESD защиту на 5 В цепях питания с выгодой от их настраиваемых удерживающих напряжений характеристик.

Доступность данных и материалов

Все данные, сгенерированные или проанализированные в ходе данного исследования, включены в эту опубликованную статью.

Аббревиатуры

ESD:

Электростатический разряд

SCR:

Кремниевый управляемый выпрямитель

MLSCR:

Модифицированный латеральный SCR

LVTSCR:

Низковольтовый триггерируемый SCR

CMOS:

Комплементарный металл-оксид-полупроводник

IC:

Интегральные схемы

Vt1:

Триггерное напряжение

Vh:

Удерживающее напряжение

BJT:

Биполярные транзисторы

Ron:

Сопротивление включения

It2:

Ток отказа

TLP:

Импульсная линия передачи

TCAD:

Технология компьютерно-помогаемого проектирования

SAB:

Блокировкасилицид

Vth:

Пороговое напряжение

DC:

Постоянный ток