Эффективное проектирование LFSR в FPGA с использованием VHDL и Verilog

LFSR в FPGA – VHDL и код Verilog

Как работает регистр сдвига с линейной обратной связью внутри FPGA

LFSR означает регистр сдвига с линейной обратной связью, и это конструкция, которая полезна внутри FPGA. LFSR просты в синтезе, а это означает, что они требуют относительно мало ресурсов и могут работать на очень высоких тактовых частотах внутри FPGA. Существует множество приложений, которые выигрывают от использования LFSR, в том числе:

Счетчики
Генератор тестовых шаблонов
Шифрование данных
Криптография

Регистр сдвига с линейной обратной связью реализован как серия триггеров внутри FPGA, которые соединены вместе как регистр сдвига. Несколько отводов цепочки сдвиговых регистров используются в качестве входных данных для операции XOR. или XNOR ворота. Выходные данные этого вентиля затем используются в качестве обратной связи. к началу цепочки сдвиговых регистров, отсюда и обратная связь в LFSR.

5-битный LFSR с использованием вентилей XNOR

Когда LFSR работает, шаблон, генерируемый отдельными триггерами, является псевдослучайным, то есть он близок к случайному. Это не совсем случайно, поскольку из любого состояния шаблона LFSR можно предсказать следующее состояние. Важно отметить несколько свойств сдвиговых регистров:

Шаблоны LFSR являются псевдослучайными.
Модели вывода являются детерминированными. Вы можете определить следующее состояние, зная положение элементов XOR, а также текущий шаблон.
Последовательность всех нулей не может появиться, если ответвления используют логические элементы XOR. Поскольку операция XOR 0 с 0 всегда будет давать 0, LFSR перестанет работать.
Последовательность из всех единиц не может появиться, если ответвления используют логические элементы XNOR. Поскольку 1 операция XNOR с 1 всегда будет давать 1, LFSR перестанет работать.
Максимально возможное количество итераций любого LFSR =2Bits-1

Для более длинных LFSR потребуется больше времени для выполнения всех итераций. Максимально длинное возможное количество итераций для LFSR из N бит равно 2N-1. Если задуматься, все возможные шаблоны чего-то длиной N бит равны 2N. Следовательно, существует только один шаблон, который нельзя выразить с помощью LFSR. В этом шаблоне все 0 при использовании вентилей XOR или все 1 при использовании вентилей XNOR в качестве вентиля обратной связи.

Код VHDL и Verilog создает любой LFSR шириной N-бит по вашему желанию. Он использует полиномы (которые лежат в основе LFSR) для создания максимально возможной длины LFSR для каждой разрядности. Следовательно, для 3 бит требуется 23-1=7 тактов для прохождения всех возможных комбинаций, для 4 битов:24-1=15, для 5 битов:25-1=31 и т. д. Я основывал это на реализации XNOR, позволяющей FPGA запускаться в нулевом состоянии на LFSR. Вот полная таблица всех шаблонов LFSR, опубликованная Xilinx.

Реализация VHDL:

LFSR.vhd

-------------------------------------------------------------------------------
-- File downloaded from http://www.nandland.com
-------------------------------------------------------------------------------
-- Description:
-- A LFSR or Linear Feedback Shift Register is a quick and easy
-- way to generate pseudo-random data inside of an FPGA. The LFSR can be used
-- for things like counters, test patterns, scrambling of data, and others.
-- This module creates an LFSR whose width gets set by a generic. The
-- o_LFSR_Done will pulse once all combinations of the LFSR are complete. The
-- number of clock cycles that it takes o_LFSR_Done to pulse is equal to
-- 2^g_Num_Bits-1. For example, setting g_Num_Bits to 5 means that o_LFSR_Done
-- will pulse every 2^5-1 = 31 clock cycles. o_LFSR_Data will change on each
-- clock cycle that the module is enabled, which can be used if desired.
--
-- Generics:
-- g_Num_Bits - Set to the integer number of bits wide to create your LFSR.
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
entity LFSR is
 generic (
 g_Num_Bits : integer := 5
 );
 port (
 i_Clk : in std_logic;
 i_Enable : in std_logic;
 -- Optional Seed Value
 i_Seed_DV : in std_logic;
 i_Seed_Data : in std_logic_vector(g_Num_Bits-1 downto 0);
 
 o_LFSR_Data : out std_logic_vector(g_Num_Bits-1 downto 0);
 o_LFSR_Done : out std_logic
 );
end entity LFSR;
architecture RTL of LFSR is
 signal r_LFSR : std_logic_vector(g_Num_Bits downto 1) := (others => '0');
 signal w_XNOR : std_logic;
 
begin
 -- Purpose: Load up LFSR with Seed if Data Valid (DV) pulse is detected.
 -- Othewise just run LFSR when enabled.
 p_LFSR : process (i_Clk) is
 begin
 if rising_edge(i_Clk) then
 if i_Enable = '1' then
 if i_Seed_DV = '1' then
 r_LFSR

Тестовый стенд (LFSR_TB.vhd)

-------------------------------------------------------------------------------
-- File downloaded from http://www.nandland.com
-------------------------------------------------------------------------------
-- Description: Simple Testbench for LFSR.vhd. Set c_NUM_BITS to different
-- values to verify operation of LFSR
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
entity LFSR_TB is
end entity LFSR_TB;
architecture behave of LFSR_TB is
 constant c_NUM_BITS : integer := 5;
 constant c_CLK_PERIOD : time := 40 ns; -- 25 MHz
 
 signal r_Clk : std_logic := '0';
 signal w_LFSR_Data : std_logic_vector(c_NUM_BITS-1 downto 0);
 signal w_LFSR_Done : std_logic;
 
begin
 r_Clk c_NUM_BITS)
 port map (
 i_Clk => r_Clk,
 i_Enable => '1',
 i_Seed_DV => '0',
 i_Seed_Data => (others => '0'),
 o_LFSR_Data => w_LFSR_Data,
 o_LFSR_Done => w_LFSR_Done
 );
 
end architecture behave;

Реализация Verilog:

LFSR.v

///////////////////////////////////////////////////////////////////////////////
// File downloaded from http://www.nandland.com
///////////////////////////////////////////////////////////////////////////////
// Description: 
// A LFSR or Linear Feedback Shift Register is a quick and easy way to generate
// pseudo-random data inside of an FPGA. The LFSR can be used for things like
// counters, test patterns, scrambling of data, and others. This module
// creates an LFSR whose width gets set by a parameter. The o_LFSR_Done will
// pulse once all combinations of the LFSR are complete. The number of clock
// cycles that it takes o_LFSR_Done to pulse is equal to 2^g_Num_Bits-1. For
// example setting g_Num_Bits to 5 means that o_LFSR_Done will pulse every
// 2^5-1 = 31 clock cycles. o_LFSR_Data will change on each clock cycle that
// the module is enabled, which can be used if desired.
//
// Parameters:
// NUM_BITS - Set to the integer number of bits wide to create your LFSR.
///////////////////////////////////////////////////////////////////////////////
module LFSR #(parameter NUM_BITS)
 (
 input i_Clk,
 input i_Enable,
 // Optional Seed Value
 input i_Seed_DV,
 input [NUM_BITS-1:0] i_Seed_Data,
 output [NUM_BITS-1:0] o_LFSR_Data,
 output o_LFSR_Done
 );
 reg [NUM_BITS:1] r_LFSR = 0;
 reg r_XNOR;
 // Purpose: Load up LFSR with Seed if Data Valid (DV) pulse is detected.
 // Othewise just run LFSR when enabled.
 always @(posedge i_Clk)
 begin
 if (i_Enable == 1'b1)
 begin
 if (i_Seed_DV == 1'b1)
 r_LFSR

Тестовый стенд (LFSR_TB.v)

///////////////////////////////////////////////////////////////////////////////
// File downloaded from http://www.nandland.com
///////////////////////////////////////////////////////////////////////////////
// Description: Simple Testbench for LFSR.v. Set c_NUM_BITS to different
// values to verify operation of LFSR
///////////////////////////////////////////////////////////////////////////////
module LFSR_TB ();
 parameter c_NUM_BITS = 4;
 
 reg r_Clk = 1'b0;
 
 wire [c_NUM_BITS-1:0] w_LFSR_Data;
 wire w_LFSR_Done;
 
 LFSR #(.NUM_BITS(c_NUM_BITS)) LFSR_inst
 (.i_Clk(r_Clk),
 .i_Enable(1'b1),
 .i_Seed_DV(1'b0),
 .i_Seed_Data(}), // Replication
 .o_LFSR_Data(w_LFSR_Data),
 .o_LFSR_Done(w_LFSR_Done)
 );
 
 always @(*)
 #10 r_Clk

Однопортовая оперативная память Verilog No

Verilog