Технология производства Производственное оборудование

Промышленное производство

Промышленный Интернет вещей | Промышленные материалы | Техническое обслуживание и ремонт оборудования | Промышленное программирование |

MfgRobots >> Промышленное производство > >> Industrial programming >> Verilog

Одноразрядная синхронная RAM на Verilog: подробное руководство

Проект

module single_port_sync_ram #(
  parameter ADDR_WIDTH = 4,
  parameter DATA_WIDTH = 32,
  parameter DEPTH = 16
)(
  input  clk,
  input  [ADDR_WIDTH-1:0] addr,
  inout  [DATA_WIDTH-1:0] data,
  input  cs, we, oe
);
  reg [DATA_WIDTH-1:0] tmp_data;
  reg [DATA_WIDTH-1:0] mem [DEPTH];

  always @(posedge clk)
    if (cs & we) mem[addr] <= data;

  always @(posedge clk)
    if (cs & !we) tmp_data <= mem[addr];

  assign data = (cs & oe & !we) ? tmp_data : 'hz;
endmodule

Тестбенч

module tb;
  parameter ADDR_WIDTH = 4, DATA_WIDTH = 16, DEPTH = 16;
  reg clk, cs, we, oe;
  reg [ADDR_WIDTH-1:0] addr;
  wire [DATA_WIDTH-1:0] data;
  reg [DATA_WIDTH-1:0] tb_data;

  single_port_sync_ram #(.DATA_WIDTH(DATA_WIDTH)) u0 (
    .clk(clk), .addr(addr), .data(data), .cs(cs), .we(we), .oe(oe)
  );

  always #10 clk = ~clk;
  assign data = !oe ? tb_data : 'hz;

  initial begin
    {clk, cs, we, addr, tb_data, oe} <= 0;
    repeat (2) @(posedge clk);
    for (integer i = 0; i < 2**ADDR_WIDTH; i = i+1) begin
      repeat (1) @(posedge clk) addr <= i; we <= 1; cs <= 1; oe <= 0; tb_data <= $random;
    end
    for (integer i = 0; i < 2**ADDR_WIDTH; i = i+1) begin
      repeat (1) @(posedge clk) addr <= i; we <= 0; cs <= 1; oe <= 1;
    end
    #20 $finish;
  end
endmodule

Полный сумматор на Verilog: проектирование и реализация Эффективный LFSR в FPGA на VHDL и Verilog

Verilog

Понимание операторов case в Verilog: эффективная реализация мультиплексоров
Оператор case проверяет, соответствует ли заданное выражение одному из вариантов в списке, и выполняет соответствующую ветвь. Обычно используется для реализации мультиплексоров. Конструкция if-else может быть неудобна при множестве условий и синтезируется в приоритетный энкодер, а не в мультиплексор

Мастерство параметров в Verilog: создание повторно используемых масштабируемых модулей
Параметры — конструкции Verilog, позволяющие повторно использовать модуль с разными спецификациями. Например, 4-битный сумматор можно параметризовать числом бит, а при инстанцировании передавать новые значения. Так N-битный сумматор становится 4-, 8- или 16-битным. Это похоже на аргументы функции, п

Техники симуляции в Verilog для надежной верификации RTL
Verilog — язык описания аппаратуры, и для преобразования RTL в логические гейты симуляция не обязательна. Зачем тогда симулировать? Симуляция — техника подачи различных входных стимулов в дизайн в разное время для проверки, ведет ли себя RTL код как задумано. По сути, это проверка надежности диза

Одноразрядная синхронная RAM на Verilog: подробное руководство
Проект module single_port_sync_ram #( parameter ADDR_WIDTH = 4, parameter DATA_WIDTH = 32, parameter DEPTH = 16 )( input clk, input [ADDR_WIDTH-1:0] addr, inout [DATA_WIDTH-1:0] data, input cs, we, oe ); reg [DATA_WIDTH-1:0] tmp_data; reg [DATA_WIDTH-1:0] mem [DEPTH]; always