Astera Labs представляет решения CXL 2.0 и PCIe 5.0 для снижения задержек и питания гетерогенных вычислений

Фаблес-стартап Astera Labs анонсировал специализированные решения связности CXL 2.0 и PCIe 5.0, разработанные для раскрытия потенциала гетерогенных вычислительных архитектур и решения проблем задержек в data-centric рабочих нагрузках дата-центров. Новые решения нацелены на системные узкие горлышка производительности в data-centric приложениях.

С ростом данных и специализированными рабочими нагрузками, такими как AI и машинное обучение, специализированные ускорители должны работать бок о бок с универсальными CPU на одной плате или в стойке, разделяя единое пространство памяти. CXL 2.0 interconnect необходим для создания кэш-когерентных топологий.

Первый продукт в портфолио — семейство умных ретаймеров Aries Compute Express Link (CXL 2.0) (PT5161LX, PT5081LX), обеспечивающих низколатентную связность CXL.io. Устройства уже в семплировании у стратегических клиентов. CEO Джитендра Мохан сказал: «Расширяясь в экосистему CXL, Astera Labs делает ещё один гигантский скачок к предоставлению специализированных решений, раскрывающих сложные гетерогенные вычисления и компонуемые disaggregation-топологии систем».

Спецификация CXL 2.0, выпущенная CXL Consortium в ноябре 2020, расширяет открытый отраслевой стандарт interconnect кэш-когерентностью и семантикой памяти. Новые возможности включают коммутацию для fan-out для поддержки большего числа устройств, пулинг памяти для более высокого использования и емкости по требованию, а также поддержку persistent memory — всё при полной обратной совместимости с CXL 1.1 и 1.0.

Барри МакОлифф, президент CXL Consortium, отметил: «Как ранний участник CXL Consortium, Astera Labs внесла свой экспертизу в связность для продвижения стандарта CXL. Отлично видеть их первую кремниевую реализацию CXL на рынке в поддержку быстрорастущей экосистемы CXL».

Новые решения PCIe 5.0 в сотрудничестве с Intel

Astera Labs анонсировала новый низколатентный режим в портфолио умных ретаймеров Aries для PCIe-связности с процессорами Intel Xeon Scalable. Разработанный в партнёрстве с Intel, этот режим снижает задержку PCIe link до sub-10 ns и повышает производительность в data-centric рабочих нагрузках. Astera Labs заявляет, что является первым вендором, продемонстрировавшим надёжную интероперабельность PCIe 5.0 с платформой Intel Sapphire Rapids Xeon Scalable.

Также запущена новая plug-and-play плата-добавка Smart retimer Equinox. Разработанная с Intel, карта и её специализированная прошивка упрощают создание PCIe 5.0-систем с последними процессорами Intel Xeon Scalable, отмечая переход Astera Labs к удобным plug-and-play платам, ускоряющим развёртывание сложных системных топологий.

«PCIe Gen5 и CXL — фундаментальные технологии для гетерогенных вычислительных рабочих нагрузок и архитектур дата-центров сегодня и завтра», — сказал Зейн Болл, корпоративный VP и генеральный менеджер по инженерии и архитектуре дата-центров Intel. «Intel сотрудничает с лидерами экосистемы вроде Astera Labs, чтобы значительно снизить задержки PCIe и CXL interconnect на предстоящих платформах Intel Xeon Scalable, включая Sapphire Rapids».

Связанный контент:

• Ретейминг USB4 через USB-C
• Построение высокопроизводительных interconnect с несколькими поколениями PCIe
• Xilinx нацеливается на offload дата-центра с «компонуемым» железом
• Как edge-суперкомпьютинг трансформирует большую волну данных