Как создать самопроверяющийся тестовый стенд

Последние две строки кода в процессе предназначены для корректного завершения теста. Текст «Тест:ОК» выводится на консоль, а затем симуляция останавливается с помощью ключевого слова VHDL-2008 «завершить».

Обратите внимание, что если вы запустите ModelSim с кнопкой «Выполнить» по умолчанию, ModelSim предложит вам диалоговое окно выхода после успешного завершения тестового стенда. Это поведение можно изменить при запуске Vsim из скрипта или из командной строки. Добавьте переключатель «-onfinish stop» в команду Vsim, как описано в справочнике по командам ModelSim.

Проверка вывода

Теперь мы снабжаем ИУ входами, но проверка выхода вообще не производится. Тестовый стенд распечатает «Тест:ОК», независимо от того, правильный вывод или нет. Давайте что-нибудь с этим сделаем.

При создании алгоритма проверки всегда следует пытаться реализовать тест иначе, чем в тестируемом устройстве. В противном случае фундаментальный недостаток логики может остаться незамеченным, поскольку он присутствует как в тестируемом устройстве, так и в алгоритме тестового стенда.

Следуя этому принципу, мы собираемся протестировать выход ИУ, проверяя не правильность кода Грея, а то, что только один бит меняется от одного числа к другому. В конце концов, это основная причина использования кода Грея. В приведенном ниже коде показан процесс, выполняющий такую ​​проверку.

PROC_CHECKER : process
    variable prev : std_logic_vector(gray'range);
    variable count : integer;
begin
  wait on bin;

  prev := gray;

  -- Wait for all delta cycles to propagate
  wait for 1 ns;
  
  -- Count the number of changed bits
  count := 0;
  for i in gray'range loop
    if gray(i) /= prev(i) then
      count := count + 1;
    end if;
  end loop;

  assert count = 1
    report integer'image(count) & " bits changed, should have been 1"
    severity failure;
  
end process;

Процесс чувствителен к bin сигнал, вход в ИУ. Мы могли бы использовать список чувствительности с тем же результатом, но я предпочитаю использовать только операторы ожидания в коде тестового стенда. Это соглашение позволяет легко понять, имеете ли вы дело с тестовым стендом или модулем RTL, просто взглянув на то, как написан код.

В строке секунд мы копируем предыдущий вывод тестируемого устройства. Помните, что это первый дельта-цикл после bin. сигнал изменился, и тестируемое устройство еще не может среагировать. Таким образом, можно безопасно копировать выходные данные тестируемого устройства, предполагая, что это старое значение.

Затем мы ждем 1 наносекунду, чтобы завершить всю комбинационную логику в тестируемом устройстве. Теперь выход тестируемого устройства должен быть стабильным, и мы можем безопасно проверить его значение.

В следующем фрагменте кода мы используем цикл For для подсчета количества измененных битов на выходе тестируемого устройства.

Наконец, приходит оператор Assert, который проверяет, что количество измененных битов равно 1. Операторы Assert работают, проверяя условие, в данном случае это count = 1. . Если условие оценивается как false , будет поднято утверждение, и симулятор остановится до того, как будет распечатано сообщение «Тест:ОК».

Целесообразно включить необязательный оператор отчета с оператором assert. Этот текст будет распечатан, если утверждение не пройдено. В нашем примере я привожу краткое объяснение события, вызвавшего сбой тестового стенда.

Запуск тестового стенда

Пришло время запустить наш тестовый стенд, чтобы убедиться, что тестируемое устройство работает правильно. После запуска симуляции в ModelSim и нажатия кнопки «run-all» мы видим, что на консоль выводится сообщение «Test:OK».

VSIM 1> run -all
# ** Note: Test: OK
#    Time: 170 ns  Iteration: 0  Instance: /gray_converter_tb

Тестирование тестового стенда

Мне всегда нравится создавать условие отказа в тестируемом устройстве, просто чтобы убедиться, что испытательный стенд работает. Иногда это происходит естественным образом из-за фактических ошибок в тестируемом устройстве во время его разработки. Но если это не так, просто создайте ошибку на короткое время, чтобы протестировать тестовый стенд.

Для этого я отредактирую код тестируемого устройства, чтобы создать ошибку «застрял на 0» в бите номер 3. После этого теста я уберу ошибку, зная, что тестовый стенд способен обнаруживать такие ошибки. В приведенном ниже коде показан процесс DUT с дополнительной строкой кода.

process(bin) is
begin
  gray(gray'high) <= bin(bin'high);

  for i in bin'high - 1 downto bin'low loop
    gray(i) <= bin(i + 1) xor bin(i);
  end loop;

  -- Emulate a stuck at zero error
  gray(3) <= '0';

end process;

Когда мы сейчас запустим тестовый стенд, мы увидим, что тестовый стенд останавливается, и ошибка распечатывается до того, как будет достигнута строка «Test:OK». Стенограмма из консоли ModelSim показана ниже.

VSIM 2> run -all
# ** Failure: 0 bits changed, should have been 1
#    Time: 81 ns  Iteration: 0
Process: /gray_converter_tb/PROC_CHECKER File: gray_converter_tb.vhd
# Break in Process PROC_CHECKER at ray_converter_tb.vhd line 61

Начало работы с тестовыми стендами с самопроверкой

Вы должны быть в состоянии создать тестовый стенд с самопроверкой, используя то, что вы узнали из этой статьи. Возьмите за привычку всегда создавать тестовые стенды с самопроверкой для всех ваших VHDL-модулей. Это сэкономит вам время в долгосрочной перспективе.

При написании тестовых стендов можно проявлять творческий подход. В большей степени, чем при написании модулей RTL, потому что не все конструкции VHDL могут быть синтезированы, а тестовый стенд не обязательно должен быть синтезируемым. Ожидайте, что вы потратите на написание тестов не меньше времени, чем на написание тестируемого устройства.

Если вы хотите серьезно заняться тестированием, вам могут быть интересны мои * предстоящий курс VHDL и FPGA. В ходе курса я проведу вас через весь процесс проектирования от идеи до физического рабочего прототипа ПЛИС. Мы создадим несколько тестовых стендов с самопроверкой.

Обновлено 12 октября 2020 г.: Я закончил курс. Нажмите на изображение ниже, чтобы узнать больше.

Я научу вас лучшим методам успешного создания проектов VHDL и FPGA. Знания, которые я приобрел в течение многих лет в академических кругах и после работы инженером по оборудованию в оборонной промышленности, будут переданы вам.

Узнайте больше о курсе Dot Matrix VHDL и FPGA здесь!

Открывается:

Подлежит решению .