Основы Verilog: краткий обзор

Весь поведенческий код пишется внутри module и endmodule. Любой цифровой дизайн, который вы хотите создать, пойдёт внутрь блока module. Порты могут быть определены или нет — позволяют сигналам входить как input или выходить как output.

Модуль

Пустой модуль в примере называется testbench. Имя может быть любым (алфавитно-цифровое, может содержать _).

module testbench; endmodule

Другой модуль с сигналами d, clk, rstb как входы и q как выход.

module dff (input d, clk, rstb, output q); endmodule

Типы данных

В Verilog два основных типа данных:

reg
wire

reg удерживает значения как переменная, wire — аналог электрического провода, требующий непрерывного управления. Обычно wire соединяет модули и другие сигналы.

module testbench; reg d; reg rst_b; reg clk; wire q; endmodule

Присваивания

Три базовых блока Verilog:

`always @ (condition)`	всегда выполняется, когда условие удовлетворено
`initial`	выполняется один раз в начале симуляции
`assign LHS = RHS`	LHS обновляется при изменении RHS

Правила:

reg присваивается только в initial и always блоках
wire присваивается только через assign
Множественные операторы в initial/always оборачиваются в begin .. end

module testbench;
reg d; reg rst_b; reg clk; wire q;
initial begin d = 0; rst_b = 0; clk = 0; #100 $finish; end
always begin #10 clk = ~clk; end
endmodule

Обратите внимание:

Множественные строки в initial — нужны begin/end
Сигналы d, rst_b, clk присваиваются в initial, так как они reg

Код в initial выполняется в 0ns (старт симуляции)
Без условия always работает как бесконечный цикл в C
# — задержка времени. #10 продвигает симуляцию на 10 единиц
clk = ~clk; инвертирует такт, с #10 — каждые 10 единиц
$finish завершает симуляцию (здесь через 100 единиц)

Блоки initial в Verilog: назначение, синтаксис и несинтезируемость Освоение generate блоков Verilog: динамическое инстанцирование и условный дизайн

Verilog