Универсальные сдвиговые регистры: параллельный вход/выход с двунаправленным управлением сдвигом

Параллельный-входной/параллельный-выходной сдвиговый регистр принимает данные параллельно, сдвигает их и представляет сдвинутый результат, как показано ниже.

Универсальный сдвиговый регистр расширяет эту способность, поддерживая параллельную загрузку, последовательный сдвиг и дополнительные опции управления, такие как направление и режимы удержания.

 

 

На рисунке выше четыре бита данных подаются на параллельные входы D_A D_B D_C D_D. Сигналы управления режимом определяют, загружаются ли данные параллельно или сдвигаются на одну позицию за тактовый импульс.

Многие устройства позволяют той же контрольной линии выбирать направление сдвига. Каждый тактовый переход движет данные на один бит; сдвинутый выход доступен на Q_A Q_B Q_C Q_D. Пины «data-in» и «data-out» облегчают каскадирование множественных регистров.

Хотя диаграмма показывает только каскадирование вправо, каскадирование влево может быть обеспечено добавлением второй пары пинов «data-in» и «data-out», ориентированных влево.

Внутренняя структура право-сдвигающего параллельного-входного/параллельного-выходного сдвигового регистра показана ниже. Трёхсостояничные буферы опциональны, но распространены в коммерческих деталях.

 

 

74LS395 — яркий пример, близкий к концептуальной диаграмме выше. Сокращённое резюме даташита следует; полный даташит ссылкается позже в этой главе.

LD/SH’ управляет мультиплексором, выбирающим между параллельной загрузкой и последовательным сдвигом. Когда LD/SH’ = 1, верхние четыре И-элемента включают параллельные входы D_A D_B D_C D_D в четыре триггера. Тактический вход инвертирован, поэтому данные защёлываются на отрицательном фронте.

С загруженным регистром, установка LD/SH’ = 0 активирует путь сдвига, движа содержимое на один бит вправо на каждом отрицательном фронте такта. После четырёх тактов данные выйдут из регистра, если не каскадированы через Q_D’ к последовательному входу другого устройства.

 

 

Диаграмма показывает паттерн данных, загруженный в Q_A Q_B Q_C Q_D и затем сдвинутый на одну позицию вправо. Входящий бит неизвестен (помечен X); заземление пина SER сделало бы входной логический уровень ясным.

Два-такта сдвиг (двух-битовый сдвиг) иллюстрирован в следующей фигуре.

 

 

Эти схематические ссылки сохранены краткими, потому что существенная функциональность уже покрыта в последующих, более детальных фигурах.

 

 

Для конфигурации левого сдвига триггеры должны быть переподключены, меняя местами последовательный вход (SI) и последовательный выход (SO). Путь данных становится: SI → Q_C → Q_B → Q_A → SO, что является обратным для право-сдвигающей последовательности.

 

 

Коммерческие устройства обычно реализуют двунаправленный сдвиг, добавляя контрольную линию (L/R). Следующая схема демонстрирует гипотетический регистр, который может сдвигать влево или вправо в зависимости от сигнала L/R.

 

 

С L/R = 1, мультиплексор включает путь право-сдвига; L/R = 0 выбирает путь лево-сдвига. Последовательный вход данных (SR для право, SL для лево) подаётся в первый триггер, а последовательный выход (SR cascade или SL cascade) предоставляет данные, покидающие регистр.

 

 

Для комбинирования параллельной загрузки с двунаправленным сдвигом вводится третья контрольная линия (SH/LD’). Когда SH/LD’ = 0, загрузочный мультиплексор передаёт параллельные входы D_A D_B D_C в триггеры на следующем такте. Установка SH/LD’ = 1 отключает путь загрузки и повторно включает контроль сдвига, определённый L/R.

Коммерческие реализации, такие как 74ALS299, добавляют дополнительный И-элемент для поддержки режима удержания (S1 S0 = 00), который непрерывно перезагружает выход на каждом такте, сохраняя хранящиеся данные.

См. следующую секцию для схемы 74ALS299.

 

Параллельный-вход / Параллельный-выход и универсальные устройства

Texas Instruments предлагает ряд последовательных-входных/параллельных-выходных сдвиговых регистров. Обратитесь к ссылкам ниже для полных даташитов.

• SN74LS395A – 4-битный параллельный-входной/параллельный-выходной сдвиговый регистр
• SN74ALS299 – 8-битный параллельный-входной/параллельный-выходной универсальный сдвиговый регистр

 

 

Внутренняя схема SN74LS395A показана выше. ANSI символ представлен в следующей фигуре.

 

 

4-битное устройство ограничено 16-пиновым DIP корпусом, который должен вместить четыре данных пина, контрольные пины и пины питания.

Ключевые контрольные сигналы включают:

• CLR’ — активный-низкий сброс для всех стадий.
• OC’ — активный-низкий enable для четырёх трёхсостояных выходных буферов.
• LD/SH’ — мультиплексирует между параллельной загрузкой (M1) и последовательным сдвигом (M2).
• C3/2 — отрицательный-фронтовый такт, тактирующий как параллельные данные (через 3 префиксы) так и последовательные данные (через 2 префиксы).

Трёхсостояничные буферы контролируются сигналом EN4 (низкий включает все четыре буфера). Когда Q_D’ каскадируется к SER пина другого устройства, данные могут сдвигаться через множественные регистры.

 

 

Таблица выше, извлечённая из даташита 74ALS299, суммаризирует операцию 8-битового универсального сдвигового регистра. Режимовые входы S1 и S0 выбирают одну из четырёх функций:

• 01 — сдвиг влево
• 10 — сдвиг вправо
• 11 — параллельная загрузка
• 00 — удержание (непрерывная перезагрузка выхода на каждом такте)

В режиме удержания шина данных трёхсостоянивается, позволяя внешним устройствам драйвить шину, пока регистр сохраняет свои содержимое.

Когда S1 S0 = 00, 01, или 10 и выходные enable сигналы OE2’, OE1’ низкие, выходы сдвигового регистра драйвятся на шину.

 

 

Право-сдвиговая последовательность (S1 S0 = 10): SR → Q_A → Q_B → Q_C → Q_D → Q_E → Q_F → Q_G → Q_H (Q_H’).

Лево-сдвиговая последовательность (S1 S0 = 01): (Q_A’) → Q_A ← Q_B ← Q_C ← Q_D ← Q_E ← Q_F ← Q_G ← Q_H (Q_SL’).

Трёхсостояничные буферы могут быть отключены утверждением либо OE2’ либо OE1’; внутреннее содержимое регистра остаётся неизменным, но невидимым на выходных пинах.

 

 

Аннотированный ANSI символ проясняет соглашения об именовании, используемые в даташите. Обратите внимание, что режимовые биты S0 S1 перечислены в обратном порядке относительно таблицы выше, особенность официальной документации.

 

Практические применения

Следующий пример демонстрирует, как универсальный сдвиговый регистр может консолидировать удалённую клавиатуру и LED-дисплей в одно устройство для системы сигнализации.

 

 

На диаграмме клавиатура и дисплей размещены в одном корпусе. Данные клавиатуры параллельно загружаются в сдвиговый регистр за один тактовый импульс, затем последовательно сдвигаются в главный блок сигнализации. Одновременно LED-данные из главного блока последовательно загружаются в регистр для управления LED.

 

 

Восемь LED и ограничивающие резисторы подключены к восьми I/O пинам SN74ALS299. LED могут драйвиться только в Режиме 3 (S1 = 0, S0 = 0) когда трёхсостояние enables OE1’ и OE2’ заземлены, постоянно включая выходы в Режимах 0, 1 и 2. Если мерцание во время сдвига нежелательно, enables могут быть привязаны к режимовым битам так, что LED светятся только в режиме удержания.

Во время параллельной загрузки, установка S0 = 1 (логический 0 после инверсии) активирует трёхсостояние буферы для подтяжки контактов переключателей к земле. Открытые контакты подтягиваются высоко резисторно-LED сетью, создавая чёткий логический высокий уровень, когда ни одна клавиша не нажата.

В момент t0, когда оба S0 и S1 высокие, данные переключателей загружаются в регистр. После этого восемь тактовых импульсов (t0 до t8) сдвигают данные замыкания переключателей через Q_H’, пока новые LED-данные сдвигаются в SR регистра.

После восьмого сдвига (t8), S1 идёт низко, помещая регистр в режим удержания (S1 S0 = 00). Хранимые данные остаются стабильными даже если применяются дополнительные такты.

Генерация такта может обрабатываться микроконтроллером, если частота ниже 100 кГц; для более высоких частот выделенная логика может производить необходимые такты и режимовые сигналы.

 

Связанные рабочие листы:

• Рабочий лист: Сдвиговые регистры

 

Последовательные входные, параллельные выходные сдвиговые регистры: преобразование последовательных данны… Кольцевые счётчики и счётчики Джонсона: проектирование, принцип работы и практические применения