Последовательный вход, последовательный выход (SISO) сдвиговые регистры: основы и практические применения

Сдвиговые регистры, принимающие данные последовательно и выдающие их последовательно, являются краеугольным камнем цифрового логического дизайна. Они задерживают каждый бит на один тактовый период на ступень, обеспечивая точную буферизацию данных, последовательную коммуникацию и переход между тактовыми доменами.

Каждая ступень хранит один бит, поэтому одноступенчатый регистр удерживает один бит. При каскадировании нескольких ступеней длина регистра растет — до 64 бит в стандартных компонентах, или больше при последовательном соединении нескольких устройств.

Ниже представлен одноступенчатый сдвиговый регистр, управляемый данными, еще не синхронизированными с системным тактом. Линия данных (вывод D) на D-триггере (D-FF) удерживает свое значение до тактового фронта, после чего значение появляется на выходе Q.

 

 

Ключевой момент — в отличие от следующей фигуры — это то, что данные, присутствующие на выводе D, передаются на Q именно в момент нарастающего фронта такта. Поскольку вход стабилен достаточно давно до и после фронта, триггер захватывает корректное значение.

Для положительно-фронтовых триггеров выход следует за входом сразу после тактового перехода, как показывают стрелки вверх.

В многоступенчатых сдвиговых регистрах данные на входе могут меняться близко к тактовому фронту. В таких случаях триггер все равно семплирует значение, присутствовавшее непосредственно перед фронтом; любое изменение, происходящее в момент фронта, игнорируется до следующего тактового импульса.

 

 

Следовательно, D-FF действует как элемент задержки на один тактовый период, при условии, что данные должным образом синхронизированы с тактом. Выходная волна — задержанная копия входной, сдвинутая на один тактовый цикл.

Для иллюстрации тайминга рассмотрим CD4006B 18-битный SISO сдвиговый регистр от Texas Instruments. Его даташит специфицирует работу при 5 В DC со следующими ключевыми параметрами:

• Время установки (t_S) = 100 нс
• Время удержания (t_H) = 60 нс
• Задержка распространения (t_P) = 200–400 нс (типичное/максимальное)

Эти значения гарантируют, что данные, представленные на выводе D, стабильны минимум 100 нс до тактового фронта и остаются неизменными 60 нс после. С тактом 1 МГц (период 1 мкс) запасы по установке и удержанию комфортно выполнены.

При каскадировании выход каждой ступени (Q) питает вход следующей (D). Поскольку задержка распространения (200 нс) превышает время удержания, данные остаются валидными на протяжении перехода, гарантируя надежную работу.

 

 

Та же концепция применяется к JK-триггерам, где Q питает J, а Q′ — K, образуя эквивалентный сдвиговый регистр.

Последовательный вход, последовательный выход (SISO) сдвиговый регистр имеет единственный данные вход, тактовый вход и единственный выход, появляющийся на последней ступени. Промежуточные выходы обычно не выведены наружу, отличая его от последовательный вход / параллельный выход (SIPO) регистра.

Для трехступенчатого SISO регистра следующие волны демонстрируют, как три бита распространяются через ступени, каждый задержанный на один тактовый цикл.

 

 

SISO устройства от Texas Instruments

Следующие компоненты Texas Instruments иллюстрируют обсуждаемые концепции:

• CD4006B – 18-битный SISO сдвиговый регистр
• CD4031B – 64-битный SISO сдвиговый регистр
• CD4517B – Двойной 64-битный SISO сдвиговый регистр с внутренними отводами

Это 4000-серия CMOS устройства, работающие от 3 В до 15 В на положительном питании (V_DD), с V_SS заземленным. Типичные максимальные тактовые частоты — несколько мегагерц, в зависимости от напряжения питания.

 

 

CD4006B можно сконфигурировать как 18-битный регистр каскадированием внутренних 4-битных и 5-битных ступеней. Его внутренний отвод позволяет 4-битный выход для приложений, требующих более короткий сдвиговый регистр.

 

 

CD4031B предлагает полный 64-битный SISO сдвиговый регистр. Он включает два дополнительных выхода — Q₆₄ и Q₆₄′ — и полуступенчатый задержанный выход, отстающий на пол тактового цикла. Вход управления режимом выбирает между двумя источниками данных (data 1 или data 2), позволяя рециркуляцию данных при желании.

 

 

Когда управление режимом высоко, выход Q₆₄ маршрутизируется обратно в данные входа, создавая 64-цикловую обратную связь. Это может быть полезно для реализации повторяющихся паттернов или циклических буферов.

 

 

CD4517B предоставляет два независимых 64-битных сдвиговых регистра (секции A и B). Каждая секция имеет свой такт, данные вход и разрешение записи (WE). Внутренние отводы на 16, 32 и 48 ступенях позволяют гибкую переконфигурацию для 16-битных, 32-битных или 48-битных регистров.

 

 

Например, конфигурация секции B как 16-битного регистра включает притягивание WE_B к земле, подачу такта на CL_B и чтение задержанного выхода с Q_16B. Секция A может использоваться одновременно как полный 64-битный регистр по тому же принципу.

 

СВЯЗАННЫЕ РАБОЧИЕ ЛИСТЫ

• Рабочий лист по сдвиговым регистрам