Технология производства Производственное оборудование

Промышленное производство

Промышленный Интернет вещей | Промышленные материалы | Техническое обслуживание и ремонт оборудования | Промышленное программирование |

MfgRobots >> Промышленное производство > >> Industrial programming >> Verilog

Кольцевой счётчик на Verilog: параметризованный модуль и тестбенч

Проект

module ring_ctr #(parameter WIDTH=4) (
  input  clk, rstn,
  output reg [WIDTH-1:0] out
);
  always @(posedge clk) begin
    if (!rstn) out <= 1;
    else begin
      out[WIDTH-1] <= out[0];
      for (int i = 0; i < WIDTH-1; i = i+1)
        out[i] <= out[i+1];
    end
  end
endmodule

Тестбенч

module tb;
  parameter WIDTH = 4;
  reg clk, rstn;
  wire [WIDTH-1:0] out;

  ring_ctr u0 (.clk(clk), .rstn(rstn), .out(out));

  always #10 clk = ~clk;

  initial begin
    {clk, rstn} <= 0;
    $monitor("T=%0t out=%b", $time, out);
    repeat (2) @(posedge clk);
    rstn <= 1;
    repeat (15) @(posedge clk);
    $finish;
  end
endmodule

Результат симуляции

T=0   out=xxxx
T=10  out=0001
T=50  out=1000
T=70  out=0100
T=90  out=0010
T=110 out=0001
T=130 out=1000
T=150 out=0100
T=170 out=0010
T=190 out=0001
T=210 out=1000
T=230 out=0100
T=250 out=0010
T=270 out=0001
T=290 out=1000
T=310 out=0100
Simulation complete via $finish(1) at time 330 NS

Асинхронный рипл-счётчик на Verilog: проектирование и реализация 4-битный Джонсон-счётчик на Verilog: проект, тестбенч и симуляция

Verilog

Мастерство параметров в Verilog: создание повторно используемых масштабируемых модулей
Параметры — конструкции Verilog, позволяющие повторно использовать модуль с разными спецификациями. Например, 4-битный сумматор можно параметризовать числом бит, а при инстанцировании передавать новые значения. Так N-битный сумматор становится 4-, 8- или 16-битным. Это похоже на аргументы функции, п

Техники симуляции в Verilog для надежной верификации RTL
Verilog — язык описания аппаратуры, и для преобразования RTL в логические гейты симуляция не обязательна. Зачем тогда симулировать? Симуляция — техника подачи различных входных стимулов в дизайн в разное время для проверки, ведет ли себя RTL код как задумано. По сути, это проверка надежности диза

Асинхронный рипл-счётчик на Verilog: проектирование и реализация
Рипл-счётчик (asynchronous ripple counter) — асинхронный счётчик, где все триггеры, кроме первого, тактируются выходом предыдущего. Проект module dff ( input d, clk, rstn, output reg q, output qn ); always @(posedge clk or negedge rstn) if (!rstn) q <= 0; else q <= d; ass

4-битный Джонсон-счётчик на Verilog: проект, тестбенч и симуляция
Проект module johnson_ctr #(parameter WIDTH=4) ( input clk, rstn, output reg [WIDTH-1:0] out ); always @(posedge clk) begin if (!rstn) out <= 1; else begin out[WIDTH-1] <= ~out[0]; for (int i = 0; i < WIDTH-1; i = i+1) out[i] <= out[i+1]; end end endmodule