CD4027 — двойной JK-триггер: распиновка, характеристики, применение в регистрах и памяти

Общие сведения

CD4027 (серия 4000 CMOS) — два независимых JK-триггера в корпусе DIP-16 / SOIC-16. JK-триггер — универсальный элемент памяти: комбинация входов J, K позволяет реализовать функции SET, RESET, TOGGLE (переключение), HOLD (хранение). Работает от 3–15 В (макс. 18–20 В), тактовая частота до 16 МГц (при 10 В), потребление нА в статике. Применяется в сдвиговых регистрах, счётчиках, машинах состояний, малой логике управления.

Распиновка (DIP-16)

Таблица истинности (синхронная, по фронту CLK ↑)

Асинхронные S (Set) и R (Reset) — активные высокие, приоритетны над CLK. S=R=1 — недопустимо (Q=Q̅=1). Неиспользуемые S, R, J, K — заземлите!

Характеристики

Подключение и использование

• **Pull-down резисторы 10–100 кОм** на всех входах (J, K, CLK, S, R) если управляются механическими контактами или могут висеть.
• **Клавиатура/кнопки:** RC-фильтр (1к + 100нФ) на CLK для подавления дребезга.
• **Делитель частоты:** J=K=1 (или подключены к VDD) → триггер делит частоту CLK на 2. Каскад из n триггеров — деление на 2ⁿ.
• **Сдвиговый регистр:** Q выхода → J следующего, Q̅ → K следующего, общий CLK. При такте бит сдвигается.
• **Счётчик:** выход Q → CLK следующего (асинхронный счётчик) или J=K=Q̅ предыдущего (синхронный).

Применение

• Сдвиговые регистры (Serial-In Parallel-Out, Parallel-In Serial-Out)
• Делители частоты (генераторы тактовых сигналов)
• Асинхронные и синхронные счётчики
• Машины состояний (FSM) простых устройств
• Защёлкивание данных (Latching) в схемах выборки-хранения
• Управление EEPROM / памятью (адресные защёлки, управляющие сигналы)
• Обучение цифровой логике (базовый элемент памяти)

Аналоги и замены

• CD4027B / CD4027BE / HCF4027 / MC14027 / HEF4027 — прямые аналоги CMOS 4000.
• 74HC73 / 74LS73 / 74HC107 / 74LS107 — TTL/CMOS аналоги (другое питание 5В/2–6В, другая распиновка, быстрее).
• 74HC112 — двойной JK с Preset/Clear (аналог S/R), более быстрый.

Пример: 2-битный счётчик с асинхронным сбросом

CD4027 (оба триггера):
Trig1: J1=K1=VDD, CLK1 = входной сигнал, R1 = кнопка сброса (pull-down 10к), S1=GND
       Q1 → CLK2 (триггера 2)
Trig2: J2=K2=VDD, CLK2 = Q1, R2 = кнопка сброса (общая с R1), S2=GND
Выходы: Q1 (LSB), Q2 (MSB) — отсчёт 00, 01, 10, 11, 00...

Заключение

CD4027 — классический CMOS JK-триггер для обучения, прототипирования и низкочастотной логики (до ~10 МГц). Главные преимущества: широкое питание 3–15В, микроваттное потребление, асинхронные Set/Reset, симметричные выходы Q/Q̅. В новых высокоскоростных проектах используют 74HC/AHC/LVC серии или ПЛИС/МК, но для батарейных, устойчивых к помехам, простых схем — CD4027 остаётся отличным выбором.