Verilog и VHDL: базовое руководство по HDL для начинающих

Введение:

Познакомим вас с VHDL и Verilog. Изучим базовую структуру модуля Verilog, тип данных wire и его векторную форму. Разберем ключевые различия между языками.

Что такое Verilog?

Verilog — язык описания аппаратуры (HDL), стандарт IEEE 1364. Наиболее используется для описания электронных схем и систем, проектирования и верификации цифровых схем.

Что такое VHDL?

VHDL — тоже HDL, используется в электронном проектировании (EDA) для описания поведения и структуры электронных систем. Особенно удобен для цифровых схем и традиционных цифровых цепей.

Нужны ли оба языка?

Оба — мощные инструменты для сложных цифровых схем. Можно освоить один, но базовое понимание второго необходимо.

Эволюция Verilog

Создан в 1984 в Gateway Design Automation. VHDL стал IEEE-стандартом в 1987, Verilog — к 1995. Сегодня оба — ведущие HDL. Название от «verification» + «logic» — изначально язык для симуляции и верификации.

Пример 1: Схема с AND

Два входа, один выход, все порты — 1 бит. Схема реализует AND: out1 = a & b. Код Verilog:

module Circuit_1 (
  input wire a,
  input wire b,
  output wire out1
);
  assign out1 = a & b;
endmodule

Строки 1 и 8: module / endmodule обрамляют описание Circuit_1.

Строки 2–6: интерфейс модуля. input/output — порты. wire — тип данных, представляющий физический проводник. Три провода: a, b, out1.

Строка 7: логика AND через побитовый оператор &. assign — непрерывное присваивание: при изменении правой части левая пересчитывается автоматически.

Сравнение с VHDL

VHDL требует подключения библиотек для типов и операторов — код более вербален. Но это плюс для моделирования высокого уровня.

Четырехзначная система Verilog

• 0: низкий логический уровень / false
• 1: высокий логический уровень / true
• z: высокоомное состояние (выход тристатевого буфера)
• x: неизвестное значение

VHDL std_logic имеет 9 значений, но чаще используют '0', '1', 'Z', '-' (неизвестно).

Пример 2: Схема с NOT, OR, XOR

Внутренний сигнал в строке 10. Операторы: ~ (NOT), | (OR), ^ (XOR).

Пример 3: Векторизация сигналов

Красные и синие входы объединены через AND. Группируем сигналы в векторы — код компактнее и читаемее. Легко расширять из Примера 1. Индексы векторов могут быть восходящими ([0:2]) или нисходящими ([2:0]) — последний менее подвержен ошибкам.