Xilinx представляет Zynq RFSoC DFE — высокопроизводительное, энергоэффективное Hard IP решение для 5G радио

Xilinx представила Zynq RFSoC Digital Front End (DFE), выделенное hard-IP решение, спроектированное для развёртываний 5G New Radio (NR). Опираясь на надёжную архитектуру Zynq UltraScale+, новый DFE расширяет семейство RFSoC высокопроизводительными, низкопотребляющими вычислительными блоками, обрабатывающими самые требовательные рабочие нагрузки 5G NR и наследие 4G в радио-блоках нового поколения (RU).

Обещание 5G беспрецедентной скорости, ультра-низкой задержки и массовой связности вводит сложные вызовы проектирования. В то время как производители мобильных устройств имеют растущую палитру 5G чипсетов, вариативные требования к производительности и потреблению по сценариям использования — от enhanced mobile broadband до ultra-reliable low-latency communication (URLLC) и massive machine-type communication (mMTC) — требуют специализированных, адаптивных решений.

3GPP Release 15 заложил основу для 5G NR, сфокусированного на enhanced mobile broadband (eMBB). Release 16 расширил спектр, включив URLLC и mMTC, позволяя критические приложения вроде промышленной автоматизации, удалённой хирургии и умных городов. Будущие релизы (17, 18 и далее) добавят NR-MIMO, динамическое разделение спектра и приложение-специфичные улучшения.

Виртуализация сетевых функций и нарезка сети (network slicing) позволяют операторам предоставлять выделенные, высокопроизводительные срезы, адаптированные к каждому приложению. Однако реализация этой гибкости опирается на радио, комбинирующие правильную смесь производительности, гибкости и энергоэффективности.

«По мере эволюции 5G рынка, интегрированные RF решения должны оставаться адаптивными для встречи будущих стандартов», — сказал Лиамэдден, исполнительный вице-президент и генеральный менеджер группы Wired and Wireless Xilinx. «Zynq RFSoC DFE доставляет оптимальный баланс между этой адаптивностью и fixed-function IP».

Zynq RFSoC DFE встраивает hard-IP ядра, реализующие основные функции, требуемые в сигнальных путях 5G RU (Рисунок 1). Поскольку hard-IP DFE ядро занимает меньшую площадь, чем эквивалентная soft-IP реализация в более раннем Zynq RFSoC Gen 3, новое устройство поддерживает больше DFE ядер, повышая вычислительную производительность при снижении потребления. Xilinx оценивает, что DFE может достичь как минимум 2× производительности DFE обработки на ватт по сравнению с полностью загруженным Zynq RFSoC Gen 3.

нажмите для полноразмерного изображения

Рисунок 1. Hard IP Zynq RFSoC DFE поддерживает широкий спектр возможностей обработки, требуемых для 5G NR, а также наследие 4G радио. (Источник: Xilinx)

В то же время разработчики могут кастомизировать сигнальный путь, обходя hard-IP блоки или вставляя проприетарную логику в ткань (Рисунок 2).

нажмите для полноразмерного изображения

Рисунок 2. Функциональная архитектура Zynq RFSoC DFE объединяет hard IP, логическую ткань и процессорную подсистему. (Источник: Xilinx)

Документация по проектированию Zynq RFSoC DFE и поддержка доступны ранним клиентам, с поставками, запланированными на первую половину 2021 года. Для дополнительной информации посетите страницу продукта Xilinx RFSoC DFE. Xilinx также предоставит дополнительные детали во время своего 5G виртуального события 18–19 ноября.