Детерминизм фазы при включении: использование мультичиповой синхронизации в высокоскоростных платформах ADC/DAC

Интеграция нескольких блоков цифровой обработки сигналов, широкополосных ЦАП и АЦП в один монолитный чип теперь позволяет разгрузить энергозатратные ресурсы FPGA. Это приводит к более компактным, низкопотребляющим платформам, поддерживающим большее количество каналов и частот дискретизации, чем когда-либо раньше. Критически важно, что эти передовые ИС включают алгоритмы мультичиповой синхронизации (MCS), обеспечивающие детерминированную фазу по всем каналам при включении питания, устраняя необходимость в сложной системной калибровке для выравнивания передних сетей.

Блок-схема высокого уровня

Испытательная система, изображенная на рисунке 1, состоит из четырёх интегральных ИС DAC/ADC/DSP, каждая из которых содержит четыре 12 GSPS ЦАП, четыре 4 GSPS АЦП и 12 цифровых восходящих преобразователей (DUC) и 12 цифровых нисходящих преобразователей (DDC). Весь массив управляется одним 500-МГц опорным тактовым сигналом, который распределяется четырём PLL-синтезаторам, генерирующим 12-ГГц тактовый сигнал, необходимый каждой оцифровывающей ИС. RF-фронтенд подключен к каждому входу и выходу, обеспечивая фильтрацию и усиление для крайне выведенных RF-разъёмов. Все сигналы питаются от единого 12-В источника, при этом передающие пути размещены на нижнем слое платы, а приёмные — на верхнем для максимизации изоляции канал-к-канал.

нажмите для полноразмерного изображения

Рисунок 1. Блок-схема высокого уровня системы для демонстрации MCS и мультиканальных алгоритмов калибровки. (Источник: Analog Devices)

Структура дерева тактирования подмассива

Дерево тактирования построено вокруг единственного 500-МГц опорного сигнала, который питает четыре PLL-синтезатора и опорный зафиксированный буфер, генерирующий системные опорные сигналы (SYSREF) и тактовые сигналы базового процессора (BBP). Эта архитектура предлагает три ключевых преимущества:

• Индивидуальные задержки SYSREF на канал корректируют несоответствия длины трасс между ИС.
• Фазовая настройка на каждом PLL синхронизирует все тактовые сигналы оцифровщиков и компенсирует тепловые градиенты.
• Пользовательские задержки SYSREF удовлетворяют требованиям времени установки и удержания каждого оцифровщика.

Аналоговые тонкие задержки буферной ИС позволяют импульсу SYSREF достичь всех ИС в одном цикле тактового сигнала выборки, предоставляя единую фазовую опору, которую можно скорректировать в ПО или железе.

Цифровой интерфейс с базовым процессором

Каждый оцифровщик устанавливает связь JESD204B или JESD204C с BBP. Параметры связи — число линий (L), разрешение преобразователя (N') и виртуальные преобразователи (M) — определяют пропускную способность данных. В этом исследовании связи ЦАП используют M = 16, N' = 16, L = 4, а связи АЦП — M = 8, N' = 16, L = 2. При скорости 250 MSPS I/Q данных, скорость линии составляет 16,5 Гбит/с для сторон АЦП и ЦАП, рассчитывается следующим образом:

и для JESD204B:

Связи работают в подклассе 1 JESD204C, который использует SYSREF для выравнивания локального расширенного многоблочного счётчика (LEMC). LEMC работает на 7,8125 MSPS (F = 8 октетов на кадр, K = 32 кадра на мультикадр). Детерминированная фаза по произвольным RF частотам требует постоянной скорости LEMC даже при изменении системной температуры.

Метод мультичиповой синхронизации

Интегральные АЦП/ЦАП ИС предоставляют схемы MCS, гарантирующие детерминированную фазу на всех передающих и приёмных RF-каналах, даже когда активны DSP-блоки DUC/DDC. Во время заводской калибровки заполняется таблица поиска (LUT), так что каждый включение питания достигает того же фазового выравнивания, независимо от RF частоты, теплового дрейфа или системного сброса.

Рисунок 2 иллюстрирует двухшаговый рабочий процесс MCS:

нажмите для полноразмерного изображения

Рисунок 2. Рабочий процесс MCS выравнивает и линии данных, и внутренние NCO по всему подмассиву. (Источник: Analog Devices)

Алгоритм разбит на:

• Одноразовая синхронизация — выравнивает линии данных JESD всех оцифровщиков синхронизацией границ SYSREF и LEMC.
• Синхронизация мастер-слейв NCO — выравнивает все внутренние NCO, направляя GPIO-базированный триггер через BBP.

Во время одноразовой синхронизации пользователь определяет параметры JESD и настраивает опциональное усреднение SYSREF. Система затем выдаёт одновременный импульс SYSREF всем ИС. Полученный регистр фазы SYSREF-LEMC опрашивается; нулевое значение подтверждает выравнивание. Далее, мастер-слейв синхронизация назначает одну ИС мастером; её выход GPIO0 управляет входами GPIO0 остальных ИС. Триггер на нарастающем фронте LEMC сбрасывает NCO всех слейвов, блокируя их к фазе мастера.

нажмите для полноразмерного изображения

Рисунок 3. SYSREF сигналы обеспечивают одноразовую синхронизацию; GPIO сигналы обеспечивают мастер-слейв синхронизацию NCO, достигая детерминированной фазы. (Источник: Analog Devices)

После обоих шагов приёмные DDC и передающие DUC демонстрируют повторяемые фазовые смещения за 100 циклов включения питания, даже под статическим тепловым градиентом. Рисунок 4 показывает калиброванные фазовые смещения, тесно сгруппированные для каждого канала, подтверждая детерминированное поведение для всех восьми DDC и восьми DUC.

нажмите для полноразмерного изображения

Рисунок 4. Приёмные тонкие DDC (слева) и передающие тонкие DUC (справа) остаются выровненными после повторных циклов включения. (Источник: Analog Devices)

Когда алгоритм MCS выполняется при загрузке, детерминированная фаза устанавливается до тех пор, пока PLL-синтезаторы сохраняют свою фазовую связь с сигналами SYSREF. Для противодействия изменениям фазы PLL, вызванным тепловым дрейфом, платформа включает фазовые корректировки PLL-синтезаторов, сохраняющие выравнивание.

В следующей части мы детально рассмотрим фазовые корректировки PLL, масштабируемость к нескольким подмассивам и системные алгоритмы калибровки, основанные на этом детерминированном фундаменте.

Ссылки

1. Del Jones, «JESD204C Primer: What's New and in It for You—Part 1.» Analog Dialogue, vol. 53, no. 2, июнь 2019.

2. Del Jones, «JESD204C Primer: What's New and in It for You—Part 2.» Analog Dialogue, vol. 53, no. 3, июль 2019.