Мастерство асинхронной синхронизации сброса в ASIC и FPGA

Введение

Асинхронные сбросы — первая линия обороны в VLSI схемах, обеспечивающая запуск всей синхронной логики из известного состояния после включения питания. Когда освобождение сигнала сброса не тщательно координируется с тактовыми доменами, дизайнеры сталкиваются с интермитенточными, трудно отслеживаемыми сбоями — особенно в больших многотактовых ASIC или в FPGA, где сигналы сброса должны маршрутизироваться к миллионам триггеров.

Проблемы асинхронного сброса

Помимо синхронизации, сама широта сети асинхронного сброса представляет значительную проблему маршрутизации и площади. Проблема масштабируется с числом тактовых доменов и требуемым fan-out, требуя решений, похожих на Clock Tree Synthesis (CTS) в плане выделения ресурсов.

Обзор серии

• Часть 1: Идентификация проблем синхронизации и традиционных подходов смягчения.
• Часть 2 (статья): Продвинутые техники для быстрее, более надежного распределения сброса в ASIC и FPGA.
• Часть 3: Решения для специальных случаев и практические советы.

2. Техники сходимости таймингов асинхронного сброса

Большие дизайны с высоко-латентными сетями сброса часто борются с короткими тактовыми циклами, требуемыми современной логикой. Конвенциональная оптимизация Static Timing Analysis (STA) может стать запредельно дорогой или даже невыполнимой. Две проверенные техники — конвейеризация сброса и ограничение fan-out — предлагают масштабируемый путь к сходимости для реализаций и ASIC, и FPGA.

2.1. Конвейеризация асинхронного сброса

Суть идеи — обмен однознаковой задержки в освобождении сброса на ослабленный тайминговый бюджет. Вставляя дополнительный асинхронно-устанавливающий триггер (P1) после каждого синхронизатора, входы SET и D получают тот же активный-высокий сигнал сброса (RSTO). Когда RSTO деактивируется, setup и hold ограничения новой стадии удовлетворяются так, будто это обычный синхронный путь.

кликните для увеличения

Рисунок 6: Асинхронный сброс с конвейеризацией (Источник: vSync Circuits)

Функционально конвейер ведет себя как стандартное дерево сброса, описанное в Части 1, за исключением однозначной латентности на освобождении. Эта дополнительная латентность обычно пренебрежима, так как происходит только раз при включении питания.

Проектные ограничения играют ключевую роль. Пока синхронизаторные триггеры должны быть защищены от дублирования (чтобы избежать проблем путей ре-конвергенции, обсуждаемых в Части 1), стадия P1 ограничивается правилом MAX_FANOUT. Например, fan-out 8 часто достаточно для выхода синхронизатора. Когда стадия P1 достигает лимита fan-out, инструмент синтеза автоматически дублирует триггер, создавая несколько под-сетей с меньшей латентностью, как показано на Рисунке 6b.

Поскольку дублирование обрабатывается автоматически, техника масштабируется бесшовно по мере роста или изменений дизайна. Если одна конвейерная стадия не достигает тайминговой сходимости, можно вставить дополнительные стадии (P2 – PN), каждая ограниченная своим MAX_FANOUT значением.

Иллюстрация этой техники в реальном дизайне показана на Рисунке 7. Здесь стадия P1 — названная PORT6 — была дублирована синтезным инструментом примерно 40 раз для удовлетворения ограничения fan-out. Каждая под-сеть соответствовала требуемому таймингу, подтверждая эффективность метода в больших сложных дизайнах.

кликните для увеличения

Рисунок 7: Пример конвейеризации асинхронного сброса (Источник: vSync Circuits)